KR20080022368A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 형성된 하드 마스크막 및 질화막 식각 공정시 손실된 반도체 기판 상부에 산화 공정을 실시하여 손실된 반도체 기판의 상부 코너 부분을 둥글게 하는 산화막을 형성한 후 반도체 기판의 일부를 식각하여 트렌치를 형성하고, 라이너 산화 공정으로 트렌치 내에 라이너 산화막을 형성하여 트렌치 상부 코너 부분을 둥글게 함으로써 트렌치를 형성하기 위한 식각 공정시 트렌치 상부 코너 부분에 발생하는 스트레스(stress)를 완화하여 터널 산화막이 두꺼워지거나, 터널 산화막의 시닝(thinning) 현상을 방지할 수 있다.
갭필, 보이드, 시닝 현상, 열 산화 공정, 라이너 산화 공정

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 스크린 산화막
104 : 질화막 106 : 하드 마스크막
108 : 산화막 110 : 트렌치
112 : 라이너 산화막 114 : 소자 분리막
116 : 터널 산화막 118 : 도전막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 터널 산화막이 두꺼워지거나, 터널 산화막의 시닝(thinning) 현상에 의해 소자의 전기적인 특성이 저하되는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 특히, 90nm 이상의 플래시 메모리 소자에 사용되는 SA-STI(Self Aligned Shallow Trench Isolation)와 일반적인(Conventional) STI는 소자가 90nm이하의 디자인 규칙(design rule)을 요구하면서 여러 가지 문제점이 발생하고 있다.
일반적인 STI의 경우에는 디자인 규칙이 작아지면서 소자 분리막 형성 공정시 트렌치 상부 코너 부분을 둥글게 형성하기 위한 공정 단계에서 트렌치를 형성한 후 트렌치 상부 코너 부분을 둥글게 형성하기 위해 라이너 산화 공정을 실시하여 트렌치 표면에 라이너 산화막을 형성한다. 이때, 라이너 산화막은 100Å 이상의 두께로 형성한다.
그러나, 상기와 같은 공정으로 인해 트렌치 상부 코너 부분이 둥근 좋은 프로파일(profile)을 가질 수 있으나, 디자인 규칙이 작아짐으로 인하여 스텝 커버리지(step coverage)가 불량한 절연막인 HDP(Height Density Plasma) 산화막으로 트렌치 내를 매립할 경우 매립이 불량해져 트렌치 내에 보이드(void)가 발생하게 된다.
또한, 일반적인 STI 방식을 적용하여도 트렌치 형성 공정시 발생하는 트렌치 상부 코너 부분의 데미지(damage)로 인하여 터널 산화막 형성 공정시 산화막이 액티브 중심 부분보다 액티브 에지 부분에 더 작은 두께로 형성되어 전체적으로 불균일한 터널 산화막 시닝 현상이 발생한다.
SA-STI의 경우에는 반도체 기판 상부에 터널 산화막 및 폴리실리콘막을 순차 적으로 형성한 후 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 동시에 플로팅 게이트를 형성한다.
그러나, 상기와 같은 공정으로 트렌치를 형성할 경우 트렌치를 형성하는 동시에 플로팅 게이트를 형성할 수 있어 공정 단계를 단순화시킬 수 있으나, 트렌치 식각 공정시 발생하는 데미지를 제거하고, 트렌치 상부 코너 부분을 둥글게 형성하기 위해 트렌치 내에 라이너 산화 공정을 실시한다. 그런데, 라이너 산화 공정으로 인하여 트렌치 상부 코너 부분을 둥글게 형성할 수는 있지만, 산화 공정 진행 중에 산소가 터널 산화막을 침투하여 터널 산화막을 관통(penetration)하게 된다. 산소가 터널 산화막을 관통함으로써 터널 산화막의 두께가 두꺼워져 소자 동작에 요구되는 전기적 특성을 확보할 수 없게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 터널 산화막이 두꺼워지거나, 터널 산화막의 시닝 현상에 의해 소자의 전기적인 특성이 저하되는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 필드 영역 및 액티브 영역이 정의된 반도체 기판 상부에 형성된 스크린 산화막, 질화막 및 하드 마스크막을 순차적으로 식각하되, 상기 반도체 기판 상부가 일부 손실되는 단계와, 산 화 공정을 실시하여 상기 손실된 반도체 기판 상부에 상기 손실된 반도체 기판의 상부 코너 부분을 둥글게하는 산화막을 형성하는 단계와, 상기 식각된 하드 마스크막 및 질화막을 마스크로 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 라이너 산화 공정을 실시하여 상기 트렌치 내에 라이너 산화막을 형성한 후 상기 트렌치 내를 매립하여 소자 분리막을 형성하는 단계와, 상기 질화막을 제거한 후 프리 클리닝 공정을 실시하여 상기 스크린 산화막 및 상기 노출된 소자 분리막 측면을 제거하는 단계와, 상기 액티브 영역 상부에 터널 산화막을 형성한 후 상기 소자 분리막 사이가 매립되도록 전체 구조 상부에 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기에서, 하드 마스크막은 DCS-HTO, MS-HTO, LP-TEOS 또는 PE-TEOS를 이용하여 200Å 내지 500Å의 두께로 형성한다.
손실된 반도체 기판은 50nm 내지 150nm 정도이다.
산화 공정은 열 산화 공정 또는 래디컬 산화 공정으로 실시하고, 산화막은 750℃ 내지 1000℃의 온도에서 50Å 내지 300Å의 두께로 형성한다.
산화 공정시 질화막은 산화되지 않고, 손실된 반도체 기판만 산화된다.
산화 공정시 액티브 영역의 임계치수가 질화막의 임계치수보다 작게 된다.
트렌치 형성 공정시 산화 공정시 형성된 트렌치 상부 코너 부분의 둥근 형태의 산화막을 그대로 유지한다.
라이너 산화 공정은 열 산화 공정 또는 래디컬 산화 공정으로 실시하고, 라이너 산화막은 750℃ 내지 1000℃의 온도에서 50Å 내지 300Å의 두께로 형성한다.
프리 클리닝 공정은 NH4OH 용액 또는 H2SO4 용액을 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 스크린 산화막(102), 질화막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 이때, 하드 마스크막(106)은 DCS-HTO, MS-HTO(High Temperature Oxide), LP(Low Pressure)-TEOS(Tetra Ethyl Ortho Silicate) 또는 PE(Plasma Enhanced)-TEOS를 이용하여 200Å 내지 500Å의 두께로 형성한다. 노광 및 현상 공정을 실시하여 하드 마스크막(106) 및 질화막(104)을 순차적으로 식각한다. 이때, 하드 마스크막(106) 및 질화막(104) 식각 공정시 반도체 기판(100)이 50nm 내지 150nm 정도 손실된다.
도 1b를 참조하면, 하드 마스크막(106) 및 질화막(104) 식각 공정시 손실된 반도체 기판(100) 상부에 산화 공정을 실시하여 손실된 반도체 기판(100)의 상부 코너 부분을 둥글게 하는 산화막(108)을 형성한다. 이때, 산화막(108)은 열(Thermal) 산화 공정 또는 래디컬(radical) 산화 공정을 이용하여 750℃ 내지 1000℃의 온도에서 50Å 내지 300Å의 두께로 형성한다. 산화 공정시 질화막(104)은 산화되지 않고 손실된 반도체 기판(100)만 산화된다. 또한, 산화 공정을 실시함 으로써 손실된 반도체 기판(100)의 상부 코너 부분이 질화막(104)의 하부에 위치한다. 즉, 액티브 영역의 임계치수(Critical Dimension; CD)가 질화막(104)의 임계치수보다 작게 된다.
도 1c를 참조하면, 식각된 하드 마스크막(106) 및 질화막(104)을 마스크로 산화막(108) 및 반도체 기판(100)의 일부를 식각하여 트렌치(110)를 형성한다. 이때, 트렌치(110) 형성 공정시 산화 공정시 형성된 트렌치(110) 상부 코너 부분의 둥근 형태의 산화막(108)을 그대로 유지한다.
도 1d를 참조하면, 트렌치(110)를 형성하기 위한 식각 공정시 발생하는 데미지를 제거하고, 트렌치(110) 상부 코너 부분을 둥글게 하기 위해 트렌치(110) 내에 라이너(liner) 산화 공정을 실시하여 라이너 산화막(112)을 형성한다. 이때, 라이너 산화막(112)은 열 산화 공정 또는 래디컬 산화 공정을 이용하여 750℃ 내지 1000℃의 온도에서 50Å 내지 300Å의 두께로 형성한다.
도 1e를 참조하면, 트렌치(110)가 매립되도록 전체 구조 상부에 절연막을 형성한 후 질화막(104) 상부가 노출될 때까지 평탄화 공정을 실시하여 소자 분리막(114)을 형성한다. 이때, 절연막은 HDP 산화막으로 형성한다. 질화막(104)을 제거한 후 프리 클리닝(pre cleaning) 공정을 실시하여 스크린 산화막(102)을 제거한다. 이때, 프리 클리닝 공정은 NH4OH 용액 또는 H2SO4 용액을 이용한다. 프리 클리닝 공정시 트렌치(110) 상부 코너를 감싸고 있는 라이너 산화막(112)과 노출된 소자 분리막(114) 측면을 제거함으로써 후속 공정인 터널 산화막 형성 공정시 액티브 영역이 산화되어 터널 산화막으로서의 역할을 방해하는 요소들을 제거할 수 있다.
그런 다음, 액티브 영역 상부에 터널 산화막(116)을 형성한 후 소자 분리막(114) 사이가 매립되도록 전체 구조 상부에 플로팅 게이트용 도전막(118)을 형성한다. 이때, 도전막(118)은 도프트(doped) 폴리실리콘막으로 형성한다.
상기와 같이, 하드 마스크막(106) 및 질화막(104) 식각 공정시 손실된 반도체 기판(100) 상부에 산화 공정을 실시하여 손실된 반도체 기판(100)의 상부 코너 부분을 둥글게 하는 산화막(108)을 형성하고, 라이너 산화 공정으로 트렌치(110) 내에 라이너 산화막(112)을 형성하여 트렌치(110) 상부 코너 부분을 둥글게 함으로써 트렌치(110)를 형성하기 위한 식각 공정시 트렌치(110) 상부 코너 부분에 발생하는 스트레스(stress)를 완화하여 터널 산화막(116)이 두꺼워지거나, 터널 산화막(116)의 시닝 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 하드 마스크막 및 질화막 식각 공정시 손실된 반도체 기판 상부에 산 화 공정을 실시하여 손실된 반도체 기판의 상부 코너 부분을 둥글게 하는 산화막을 형성하고, 라이너 산화 공정으로 트렌치 내에 라이너 산화막을 형성하여 트렌치 상부 코너 부분을 둥글게 함으로써 트렌치를 형성하기 위한 식각 공정시 트렌치 상부 코너 부분에 발생하는 스트레스를 완화하여 터널 산화막이 두꺼워지거나, 터널 산화막의 시닝 현상을 방지할 수 있다.
둘째, 트렌치 형성 공정시 스페이서를 이용하지 않아 공정 단계가 단순화될 수 있다.
셋째, 산화 공정시 기존의 장비를 그대로 사용함으로써 고가의 장비 도입이 불필요하여 원가를 절감할 수 있다.
넷째, 터널 산화막이 두꺼워지거나, 터널 산화막의 시닝 현상을 방지함으로써 안정적인 프로파일 및 소자의 전기적 특성을 확보할 수 있다.

Claims (13)

  1. 필드 영역 및 액티브 영역이 정의된 반도체 기판 상부에 형성된 스크린 산화막, 질화막 및 하드 마스크막을 순차적으로 식각하되, 상기 반도체 기판 상부가 일부 손실되는 단계;
    산화 공정을 실시하여 상기 손실된 반도체 기판 상부에 상기 손실된 반도체 기판의 상부 코너 부분을 둥글게하는 산화막을 형성하는 단계;
    상기 식각된 하드 마스크막 및 질화막을 마스크로 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    라이너 산화 공정을 실시하여 상기 트렌치 내에 라이너 산화막을 형성한 후 상기 트렌치 내를 매립하여 소자 분리막을 형성하는 단계;
    상기 질화막을 제거한 후 프리 클리닝 공정을 실시하여 상기 스크린 산화막 및 상기 노출된 소자 분리막 측면을 제거하는 단계; 및
    상기 액티브 영역 상부에 터널 산화막을 형성한 후 상기 소자 분리막 사이가 매립되도록 전체 구조 상부에 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 하드 마스크막은 DCS-HTO, MS-HTO, LP-TEOS 또는 PE-TEOS를 이용하여 200Å 내지 500Å의 두께로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 손실된 반도체 기판은 50nm 내지 150nm 정도인 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 산화 공정은 열 산화 공정 또는 래디컬 산화 공정으로 실시하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 산화막은 750℃ 내지 1000℃의 온도에서 실시하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 산화막은 50Å 내지 300Å의 두께로 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 산화 공정시 상기 질화막은 산화되지 않고, 상기 손실된 반도체 기판만 산화되는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 산화 공정시 상기 액티브 영역의 임계치수가 상기 질화막의 임계치수보다 작게 되는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 트렌치 형성 공정시 상기 산화 공정시 형성된 상기 트렌치 상부 코너 부분의 둥근 형태의 상기 산화막을 그대로 유지하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 라이너 산화 공정은 열 산화 공정 또는 래디컬 산화 공정으로 실시하는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 라이너 산화막은 750℃ 내지 1000℃의 온도에서 실시하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 라이너 산화막은 50Å 내지 300Å의 두께로 형성하는 반도체 소자의 제조방법.
  13. 제1항에 있어서, 상기 프리 클리닝 공정은 NH4OH 용액 또는 H2SO4 용액을 이용하는 반도체 소자의 제조방법.
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