KR20060064749A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하는 단계; 상기 게이트 형성시 상기 게이트 하부에 잔류하는 상기 터널 산화막을 제거하는 동시에 상기 반도체 기판을 소정 깊이로 리세스하는 단계; 재산화 공정을 실시하여 상기 게이트 측벽에 산화막을 형성한 후 전체 구조 상부에 제 1 버퍼 산화막 및 스페이서 산화막을 형성하는 단계; 상기 스페이서 산화막을 전면 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및 전체 구조 상부에 제 2 버퍼 산화막을 형성한 후 SAC 질화막을 형성하는 단계를 포함하여 차지 트랩을 감소시키고, C-V 쉬프트를 감소시켜 셀의 특성을 개선할 수 있고, SAC 질화막과 반도체 기판과의 직접적인 접촉을 방지할 수 있어 스트레스를 완화시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
플래쉬 메모리, 터널 산화막 테일, SAC 질화막, 버퍼 산화막
Description
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘막 14 : 제 2 폴리실리콘막
15 : 유전체막 16 : 제 3 폴리실리콘막
17 : 텅스텐 실리사이드막 18 : 하드 마스크막
19 : 산화막 20 : 제 1 버퍼 산화막
21 : 스페이서 산화막 22 : 제 2 버퍼 산화막
23 : SAC 질화막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 식각시 잔존하는 터널 산화막을 제거하고 SAC 질화막과 반도체 기판의 직접적인 접촉을 방지하여 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
플래쉬 메모리 소자의 제조 공정에서 게이트를 형성하기 위한 식각 공정을 실시하게 되면 게이트 하부에 터널 산화막의 일부가 테일(tail) 형태로 잔존하게 되는데. 이는 차지 트랩(charge trap)을 증가시키고, C-V 쉬프트 특성을 열화시킨다. 또한, 이렇게 잔존하는 터널 산화막은 열 산화막과 재질이 다르기 때문에 후속 세정 공정에서도 제거되지 않으며, 게이트 측벽에 재산화 공정에 의해 산화막을 형성할 때 반도체 기판 방향으로의 산화를 억제하여 셀간 디스터브(disturb) 특성을 나타낼 수 있게 된다. 이후 스페이서를 형성하기 위한 산화막 증착 및 SAC 질화막 증착 공정을 LP-CVD 방법으로 실시하여 스트레스를 심화시킴으로써 터널 산화막의 막질을 더욱 열화시키게 된다.
한편, 소오스 플러그 및 드레인 플러그의 SAC 식각을 이용하기 위한 SAC 질화막을 증착하기 전의 이온 주입 및 세정 공정에 의해 접합 깊이 제어를 위해 스크린 산화막 개념으로 증착되는 버퍼 산화막이 소실되어 질화막과 반도체 기판간의 직접적인 접촉이 이루어지게 된다. 이로 인해 SAC 질화막 증착으로 인한 스트레스 가 심해져 셀 특성이 열화된다.
본 발명의 목적은 게이트 식각후 테일 형태로 잔존하는 터널 산화막을 제거하는 동시에 반도체 기판을 소정 깊이 리세스시켜 측벽 산화 공정을 용이하게 함으로써 셀간 디스터번스를 억제시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 SAC 질화막을 증착하기 이전에 소실된 버퍼 산화막을 보상하여 SAC 질화막과 반도체 기판의 직접적인 접촉을 방지함으로써 셀의 스트레스를 줄일 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하는 단계; 상기 게이트 형성시 상기 게이트 하부에 잔류하는 상기 터널 산화막을 제거하는 동시에 상기 반도체 기판을 소정 깊이로 리세스하는 단계; 재산화 공정을 실시하여 상기 게이트 측벽에 산화막을 형성한 후 전체 구조 상부에 제 1 버퍼 산화막 및 스페이서 산화막을 형성하는 단계; 상기 스페이서 산화막을 전면 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및 전체 구조 상부에 제 2 버퍼 산화막을 형성한 후 SAC 질화막을 형성하는 단계를 포함한다.
상기 잔류 터널 산화막은 O2와 SF6의 혼합 가스 또는 O2와 CF4의 혼합 가스를 이용한 플라즈마 방식으로 제거한다.
상기 반도체 기판은 10 내지 20Å의 깊이로 리세스된다.
상기 재산화 공정은 800 내지 900℃의 온도에서 건식 산화 방식으로 실시한다.
상기 산화막은 20 내지 30Å의 두께로 형성한다.
상기 제 1 버퍼 산화막은 LP-CVD 계열의 산화막을 이용하여 100 내지 200Å의 두께로 형성한다.
상기 LP-CVD 계열의 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS등을 포함한다.
상기 스페이서 산화막은 LP-CVD 방식으로 600 내지 700℃의 온도에서 TEOS 및 O2 가스를 이용하여 형성한다.
상기 스페이서 산화막은 상기 게이트 사이가 매립되도록 형성한다.
상기 스페이서 산화막의 전면 식각에 의해 상기 게이트 사이의 간격이 좁은 영역에는 상기 스페이서 산화막이 잔류하게 되고, 상기 게이트 사이의 간격이 넓은 영역에는 상기 스페이서가 형성된다.
상기 제 2 버퍼 산화막은 LP-CVD 계열의 산화막을 이용하여 100 내지 300Å의 두께로 형성한다.
상기 LP-CVD 계열의 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS를 포함한다.
상기 SAC 질화막은 PE-CVD 방식을 이용하여 300 내지 500Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 제 1 폴리실콘막(13), 제 2 폴리실리콘막(14), 유전체막(15), 제 3 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 하드 마스크막(18)을 순차적으로 형성한다. 그리고, 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 막들을 순차적으로 식각하여 반도체 기판(11)의 소정 영역을 노출시켜 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성한다. 이때, 제 1 및 제 2 폴리실리콘막(13 및 14)은 플로팅 게이트로 작용하고, 제 3 폴리실리콘막(16) 및 텅스텐 실리사이드막(17)은 콘트롤 게이트로 작용한다. 그런데, 게이트를 형성하기 위한 식각 공정에서 게이트 하부의 터널 산화막(12)이 일부 테일(tail) 형태로 잔존하게 된다. 이를 제거하기 위해 O2와 SF6의 혼합 가스 또는 O2와 CF4의 혼합 가스를 이용한 플라즈마 방식으로 게이트 하부에 테일 형태로 잔존하는 터널 산화막(12)을 제거하는데, 이때 반도체 기판 (11)도 10∼20Å의 깊이로 리세스된다.
도 1(b)를 참조하면, 게이트를 형성하기 위한 식각 공정시 발생된 측면 데미지를 보상하고, 누설 전류를 감소시키기 위해 재산화 공정을 실시하여 게이트 측벽에 산화막(19)을 형성한다. 이때, 재산화 공정은 800∼900℃의 온도에서 건식 산화 방식으로 반도체 기판의 산화막 형성 정도가 약 20∼30Å 정도 되도록 실시하여 고집적화에 따른 게이트 CD 저하로 ONO 침투(penetration) 억제가 용이하도록 한다. 한편, 재산화 공정에 의한 산화막(19)은 일부 리세스된 반도체 기판(11) 상부에도 형성된다. 그리고, 전체 구조 상부에 접합부의 깊이를 제어하기 위한 스크린 산화막 개념의 제 1 버퍼 산화막(20)을 형성한 후 스페이서 형성을 위한 스페이서 산화막(21)을 형성한다. 스페이서 산화막(21)에 의해 게이트 사이가 갭필된다. 여기서, 제 1 버퍼 산화막(20)은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS등의 LP-CVD 계열의 산화막을 이용하여 100∼200Å의 두께로 형성하여 후속 이온 주입 공정시 형성되는 접합부의 깊이 제어가 용이하게 한다. 그리고, 스페이서 산화막(21)은 LP-CVD 방식으로 600∼700℃의 온도에서 TEOS 및 O2 가스를 이용하여 형성하며, 게이트 사이가 모두 갭필되도록 하여 보이드 생성을 최소화한다.
도 1(c)를 참조하면 스페이서 산화막(21)을 전면 식각하여 셀 사이의 간격이 좁은 영역에는 스페이서 산화막(21)이 잔류하게 되고, 셀 사이의 간격이 넓은 영역에는 스페이서(21a)가 형성되도록 한다.
도 1(d)를 참조하면, 전체 구조 상부에 소실된 제 1 버퍼 산화막(20)을 보상 하기 위해 제 2 버퍼 산화막(22)을 형성하는데, DCS(SiH2Cl2)-based HTO, MS(SiH4
)-based HTO, TEOS등의 LP-CVD 계열의 산화막을 이용하여 100∼300Å의 두께로 형성한다. 이는 후속 SAC 질화막을 증착할 때 질화막과 반도체 기판의 직접적인 접촉을 억제하여 스트레스 완화시켜 셀이 특성을 개선한다. 그리고, 전체 구조 상부에 SAC 질화막(23)을 스트레스를 최소화하기 위하여 웨이퍼 뒷면의 증착이 이루어지지 않는 PE-CVD 방식을 이용하여 300∼500Å의 두께로 형성한다.
상술한 바와 같이 본 발명에 의하면 게이트 식각 후 테일 형태로 잔존하는 터널 산화막을 제거함으로써 차지 트랩을 감소시키고, C-V 쉬프트를 감소시켜 셀의 특성을 개선할 수 있고, SAC 질화막 증착 전 손실된 버퍼 산화막을 보상함으로써 SAC 질화막과 반도체 기판과의 직접적인 접촉을 방지할 수 있어 스트레스를 완화시킬 수 있다. 또한, SAC 질화막 증착시에 스트레스를 최소화하기 위하여 PE-CVD 방식의 질화막을 사용하여 셀 특성을 개선할 수 있다. 한편, 복잡한 공정 및 장비의 추가 소요 없이 기존의 장비와 공정을 이용함으로써 낮은 비용과 높은 신뢰성을 가지는 고집적 소자 형성이 가능하다.
Claims (13)
- 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하는 단계;상기 게이트 형성시 상기 게이트 하부에 잔류하는 상기 터널 산화막을 제거하는 동시에 상기 반도체 기판을 소정 깊이로 리세스하는 단계;재산화 공정을 실시하여 상기 게이트 측벽에 산화막을 형성한 후 전체 구조 상부에 제 1 버퍼 산화막 및 스페이서 산화막을 형성하는 단계;상기 스페이서 산화막을 전면 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및전체 구조 상부에 제 2 버퍼 산화막을 형성한 후 SAC 질화막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 잔류 터널 산화막은 O2와 SF6의 혼합 가스 또는 O2와 CF4의 혼합 가스를 이용한 플라즈마 방식으로 제거하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판은 10 내지 20Å의 깊이로 리세스되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 재산화 공정은 800 내지 900℃의 온도에서 건식 산화 방식으로 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 20 내지 30Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 버퍼 산화막은 LP-CVD 계열의 산화막을 이용하여 100 내지 200Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 LP-CVD 계열의 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS등을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서 산화막은 LP-CVD 방식으로 600 내지 700℃의 온도에서 TEOS 및 O2 가스를 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서 산화막은 상기 게이트 사이가 매립되도록 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서 산화막의 전면 식각에 의해 상기 게이트 사이의 간격이 좁은 영역에는 상기 스페이서 산화막이 잔류하게 되고, 상기 게이트 사이의 간격이 넓은 영역에는 상기 스페이서가 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 버퍼 산화막은 LP-CVD 계열의 산화막을 이용하여 100 내지 300Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 11 항에 있어서, 상기 LP-CVD 계열의 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 SAC 질화막은 PE-CVD 방식을 이용하여 300 내지 500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
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