KR20080002600A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 게이트 스택 형성 방법은, 반도체 기판 상에 금속 실리사이드막을 포함하는 게이트 전극을 형성한 후 금속실리사이드막에 대한 세정 공정을 수행하여 금속실리사이드막 상에 형성된 불순물 박막층을 제거한 후 하드마스크막을 형성하는 것을 포함한다.
폴리사이드 스택 구조, 금속 실리사이드, RCA세정, 하드마스크막
Description
도 1은 종래의 반도체 소자의 게이트 형성 방법에 있어서의 금속실리사이드막을 형성한 직후 시간 지연에 따른 접촉각 및 자연 산화막의 두께 변화를 나타낸 그래프이다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
도 3a 내지 도 3c는 본 발명에 의해 형성된 게이트의 금속실리사이드막 표면의 변화량을 설명하기 위해 나타내 보인 그래프들이다.
도 4은 본 발명에 의해 형성된 게이트의 시간 지연에 따른 박막 두께를 비교하여 나타낸 그래프이다.
도 5는 본 발명에 의해 형성된 게이트의 금속실리사이드막 표면을 5일간 방치한 후의 표면 상태를 종래의 경우와 비교하여 나타낸 그래프이다.
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로 보다 상세하게는, 폴리 사이드(poly side) 구조를 갖는 반도체 소자의 게이트 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 됨에 따라 폴리 실리콘막과 금속실리사이드막이 순차적으로 적층되는 폴리사이드 스택 구조를 사용하고 있다. 이러한 폴리사이드 스택 구조를 형성하기 위해서는 반도체 기판 상에 게이트 산화막, 폴리 실리콘막 및 금속실리사이드막를 순차적으로 형성한 다음 식각 배리어막으로 사용되는 하드마스크막을 형성한다. 그러나 금속실리사이드막을 형성한 후 후속의 하드마스크 질화막을 형성하기까지 일정 시간이 경과함에 따라 금속실리사이드막 표면에는 불순물 박막층이 만들어진다. 이 불순물 박막층은, 금속실리사이드막 표면에 형성되는 자연산화막일 수 있으며, 또는 공기 분자 오염원(AMC; Air born Molecular Contaminants)이 자연 산화막 속으로 흡착되거나 자연 산화막 위에 형성되어 만들어지는 박막층일 수도 있다. 이와 같은 불순물 박막층은, 시간 지연에 따라 더욱 두꺼워지고 접촉각은 증가하게 되어 금속실리사이드막의 계면 특성을 열화시킨다. 또한 후속의 하드마스크막을 형성하기 위한 열 공정 수행 시 열화된 계면으로 인해 금속실리사이드막과 하드마스크막 사이에 하드 마스크 들뜸(Peeling) 현상이 발생하여 소자 페일(fail)을 일으킨다.
도 1은 종래의 반도체 소자의 게이트 형성 방법에 있어서의 금속실리사이드막을 형성한 직후 시간 지연에 따른 접촉각 및 자연 산화막의 두께 변화를 나타낸 그래프이다. 가로축은 금속실리사이드막을 증착한 후 시간 지연을 나타내고, 왼쪽세로축은 금속실리사이드막 표면에 대한 접촉각(Contact Angle)을 나타내며, 그리 고 오른쪽 세로축은 금속실리사이드막 표면 위로 성장한 박막의 두께를 나타낸다.
도 1에 나타낸 그래프에서, 참조부호 "10"로 나타낸 점은 시간 지연에 따른 접촉각을 나타내고, 참조 부호 "11'로 나타낸 점은 시간 지연에 따른 금속 실리사이드막 표면의 성장 두께를 나타낸다. 이를 보면 금속 실리사이드막을 형성한 직후인 경우에는, 접촉각이 대략 10°를 가지고 박막의 두께는 대략 2Å으로 나타난다. 그러나 30시간이 지난 경우에는, 접촉각이 대략 45°를 가지고 박막의 두께는 대략 7.5Å로 나타난다. 즉, 금속실리사이드막 표면 위의 접촉각은 금속실리사이드막을 증착한 후 시간이 지남에 따라 급격하게 증가하고, 금속 실리사이드막 표면의 박막층 또한 시간이 지남에 따라 급격하게 증가하여 두꺼운 박막층을 형성한다.
또한 상기와 같은 문제점이 발생된 상태에서 후속의 하드마스크막을 형성하기 위한 열 공정을 수행하면, 금속실리사이드막과 하드마스크막 사이의 열 팽창 계수 차에 따른 스트레스가 지속적으로 발생하여 게이트 하드마스크막 형성시 균일도가 저하되고 들뜸(peeling)현상이 발생하게 되는 것이다. 이러한 들뜸 현상이 발생한 다음에 후속 공정인 비트 라인의 베리어 메탈막을 증착하면 빈 공간으로 베리어 메탈막이 치고 들어와 게이트와 비트 라인 간의 브릿지(bridge)가 발생하여 결국 소자 페일을 일으켜 수율을 떨어뜨린다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 금속실리사이드막 형성시 발생되는 불순물 박막층을 세정하여 게이트 하드 마스크 들뜸 현상을 방지하는 반도체 소자의 게이트 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상에 금속실리사이드막을 포함하는 게이트 전극을 형성하는 단계; 상기 금속실리사이드막에 대한 세정 공정을 수행하는 단계; 및 상기 세정 공정이 수행된 금속실리사이드막 상에 하드마스크막을 형성하는 단계를 포함한다.
상기 금속실리사이드막은 텅스텐실리사이드막으로 형성하고, 상기 하드마스크막은 질화막으로 형성하는 것이 바람직하다.
상기 세정 공정은 SPM, BOE, AMP을 순차적으로 수행하는 것이 바람직하다.
상기 SPM으로 수행하는 단계는 H2SO4:H2O2가 3:1 내지 5:2의 비율을 갖되, 80~100℃의 온도에서 4~5분 동안 수행하는 것이 바람직하다.
상기 BOE으로 수행하는 단계는 BOE:DIW가 250:1 내지 350:1의 비율을 갖되, 20~30℃의 온도에서 수행하는 것이 바람직하다.
상기 AMP으로 수행하는 단계는 NH4OH:H2O2:DIW가 1:3:15 내지 1:5:25의 비율을 갖되, 20~35℃의 온도에서 8~15분 동안 수행하는 것이 바람직하다.
상기 세정 공정은 일괄 처리형 타입 또는 싱글 타입 상비를 사용하여 수행하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
먼저 도 2a를 참조하면, 반도체 기판(100)상에 게이트 산화막(110), 게이트 도전막(120), 금속실리사이드막(130)을 순차적으로 형성한다. 여기서 게이트 도전막(120)은 폴리실리콘막으로 형성하고 금속실리사이드막(130)은 텅스텐 실리사이드막으로 형성한다. 그러나 텅스텐 실리사이드막(130)을 형성한 후 후속의 하드마스크 질화막은 바로 형성되지 않고 일정 시간의 공정 지연 시간이 발생한다. 이에 따라 텅스텐 실리사이드막(130) 표면에는 자연 산화막 및 공기 오염 분자원(AMC;Air born Molecular Contaminants) 등의 불순물 박막층(140)이 생성된다. 이러한 불순물 박막층(140)은 공정시간이 지연될수록 급격히 증가하며, 자연 산화막에 흡착된 공기 분자 요염원(AMC)이 텅스텐 실리사이드막(130)의 계면특성을 열화시키고, 후속 하드마스크 질화막증착 후 열공정에 의해 텅스텐 실리사이드막(130)과 하드 마스크막의 열팽창 계수의 차이로 인하여 하드마스크막의 들뜸현상(peeling)을 발생시킨다.
이어서, 불순물 박막층(140)을 제거하기 위한 세정 공정을 진행한다. 상기 세정 공정은, RCA세정 중에서 SPM, BOE, AMP 공정을 순차적으로 진행하여 수행한다. 구체적으로 먼저, 텅스텐 실리사이드막(130)이 형성된 반도체 기판(100)을 SPM(Sulfuric acid Peroxide Mixture)으로 세정한다. 이때 SPM 세정액을 구성하는 H2SO4과 H2O2은 대략 3:1 내지 5:2의 비율을 갖도록 하고, 대략 80~100℃의 온도를 유지한 상태에서 대략 4~6분 동안 수행한다. 이 SPM 세정에 의해, 텅스텐 실리사이드막(130) 표면에 생성된 불순물 박막층(140)의 공기 분자 오염원(AMC)이 제거된다.
다음에 SPM 세정이 이루어진 텅스텐 실리사이드막(130) 표면을 BOE(Buffered Oxide Etchant)으로 세정한다. 이때 BOE 세정액은 BOE(Buffered Oxide Etchant)와 DIW(DeLonized Water)가 250:1 내지 350:1의 비율을 갖도록 하고, 대략 20~30℃의 온도를 유지한 상태에서 수행한다. 이 BOE 세정에 의해, 텅스텐 실리사이드막(130) 표면에 성장된 불순물 박막층(140) 내에 존재하는 자연 산화막 및 공기 분자 오염원(AMC)이 제거된다. 또한 BOE 용액은 NH4F와 HF가 혼합된 화학 물질로서, HF는 산화막 식각시 직접 관여를 하며, NH4F는 식각률을 조정하여 박막의 불균일도를 좋게하는 완충 역할을 한다.
다음에, BOE 세정이 이루어진 텅스텐 실리사이드막(130) 표면을 APM(Ammonium hydroxide Peroxide Mixture)으로 세정한다. 이때 APM 세정액은 NH4OH와 H2O2와 DIW가 1:3:15 내지 1:5:25의 비율을 갖도록 하고, 대략 20~30℃의 온도를 유지한 상태에서 대략 8~15분 동안 수행한다. 이 APM 세정액의 H2O2가 H2O 와 O2로 분해되고, NH4OH가 용해되면서 파티클(particle) 및 금속 불순물을 제거하고, 텅스 텐 실리사이드막(130) 표면의 유기 물질들이 물에 잘 용해되는 복합 물질을 형성한다. 이에 따라, 텅스텐 실리사이드막(130) 표면의 파티클과 박막 사이의 상호 반발역에 의해 텅스텐 실리사이드막 표면(130)상에 자연 산화막(140) 및 공기 분자 오염원(AMC)이 흡착되어 성장할 수 없도록 하여 재오염을 방지한다. 상기와 같은 세정 공정은 일괄 처리형 타입을 사용하거나 싱글 타입을 사용하여 세정한다.
도 2b 참조하면, SPM, BOE 및 APM 세정 공정을 수행한 텅스텐 실리사이드막 (130) 위에 하드마스크 질화막(150)을 형성한다. 이어서, 하드 마스크 질화막 상에 마스크 패턴(미도시)을 이용한 식각 공정으로 패턴닝하여 게이트 스택(미도시)을 형성한다.
도 3a 및 도 3b는 본 발명에 의해 형성된 게이트의 금속실리사이드막 표면의 변화량을 설명하기 위해 나타내 보인 그래프들이다.
도 3a에서, 가로축의 1단계는 SPM으로 세정한 경우이고, 가로축의 2단계는 SPM 및 BOE로 세정한 경우이며, 가로축의 3단계는 SPM, BOE, 그리고 AMP을 수행하여 세정한 경우이다. 도 3a 에 나타낸 바와 같이, 각각의 세정 단계에 따른 텅스텐 실리사이드막(130) 표면의 저항("21" "22" 23")과 텅스텐 실리사이드막(130) 표면의 손실 박막 두께("31" "32" "33")를 살펴보면, 1단계에서의 텅스텐 실리사이드막(130)의 저항(21 참조)과 3단계에서의 텅스텐 실리사이드막(130)의 저항(23 참조)은 0.3Ω 이하의 증가 폭을 가진다. 또한 1단계에서 텅스텐 실리사이드막(130)의 손실 두께(31 참조)와 3단계에서의 손실 두께(33 참조)는 대략 13Å의 두께 차이가 난다. 이에 따라 각각의 세정 단계를 수행한 후 텅스테 실리사이드막(130)의 전기적 특성에 영향을 미치지 않는다는 것을 알 수 있다.
다음에, 도 3b에 나타낸 바와 같이, 각각의 세정 단계를 수행한 후 텅스텐 실리사이드막(130) 표면 위의 접촉각("41" "42" 43")을 살펴보면, 세정 1단계(41 참조)는 접촉각이 대략 49°에서 대략 12°로 감소하였으며, 세정 2단계(42 참조)는 접촉각이 대략 49°에서 대략 13°로 감소하였고, 마지막 단계인 세정 3단계(43 참조)에서는 대략 49°에서 대략 7°로 감소하였다. 접촉각은 액체가 고체 표면 위에서 열역학적으로 평형을 이룰 때 가지는 각으로서 접착 표면처리 또는 폴리머 표면 분석을 통해 측정하여 박막의 표면 상태를 알 수 있는 것이다. 접촉각이 크면 클수록 박막 표면이 심하게 오염되어 있음을 나타낸다. 이에 따라 각각의 세정 단계를 수행한 후 텅스텐 실리사이드막(130)의 오염 정도가 심하지 않다는 것을 알 수 있다.
도 4은 본 발명에 의해 형성된 게이트의 시간 지연에 따른 박막 두께를 비교하여 나타낸 그래프이다. 가로축은 텅스텐 실리사이드막(130)을 형성한 후 후속의 하드마스크 질화막(150)을 형성하기까지의 시간 지연를 나타내며, 세로축은 시간 지연에 따라 텅스텐 실리사이드막(130) 표면 위에 생성되는 불순물 박막층(140)의 표면 두께를 나타낸다. 참조 부호 "51"은 SPM으로 세정한 후 불순물 박막층(140)의 표면 두께를 측정한 경우이고, 참조 부호 "52"는 SPM 및 BOE로 세정한 후 불순물 박막층(140)의 표면 두께를 측정한 경우이며, 참조 부호 "53"은 SPM, BOE, 그리고 AMP으로 세정한 후 불순물 박막층(140)의 표면 두께를 측정한 경우이다. 이를 보면 불순물 박막층(140) 표면 두께("51" "52" "53" 참조)는 텅스텐 실리사이드막(130) 을 형성하고 난 후 시간이 지남에 따라 더욱 두꺼워지고 있으며, 그 중 참조 부호 "53"의 경우에 불순물 박막층의 성장 두께는 시간이 지남에 따라 증가하여도 그 두께가 얇다는 것을 알 수 있다.
도 5는 본 발명에 의해 형성된 게이트의 금속실리사이드막 표면을 5일간 방치한 후의 표면 상태를 종래의 경우와 비교하여 나타낸 그래프이다. 가로축의 0단계는 텅스텐 실리사이드막(130)을 형성하자 마자 텅스텐 실리사이드막(130)의 표면 상태를 측정한 경우이고, 가로축의 1단계는 SPM으로 세정 공정을 수행하고 5일간 방지한 후 측정한 경우이며, 가로축의 2단계는 SPM 및 BOE으로 세정 공정을 수행하고 5일간 방지한 후 측정한 경우이며, 가로축의 3단계는 SPM, BOE, 그리고 AMP으로 세정 공정을 수행하고 5일간 방치한 후 측정한 경우이다. 그리고 세로축은 각 단계에 따른 세정 공정을 수행한 텅스텐 실리사이드막(130)을 5일간 방치한 후 자연 산화막과 공기 분자 오염원(AMC)이 흡착된 불순물 박막층(140)의 성장 두께를 나타낸다.
세정 단계에 따른 텅스텐 실리사이드막(130) 표면의 자연 산화막의 성장 두께("60" "61" "62" "63")와 텅스텐 실리사이드막(130) 표면의 공기 분자 오염원의 성장 두께("70 "71" "72" "73")를 살펴 보면, 텅스텐 실리사이드막(130)을 형성하자 마자 측정한 0단계에서 자연 산화막(60 참조)은 대략 8.7Å으로 성장하였고 공기 분자 오염원(70 참조)은 대략 2.7Å으로 성장하여 대략 11.4Å의 두꺼운 불순물 박막층(140)이 생성된다.
1단계를 수행한 경우에 자연 산화막의 두께(61 참조)는 1.8Å으로 성장하였 으나 공기 분자 오염원(71 참조)은 2.5Å으로 성장하여 공기 분자 오염원(71 참조)은 0단계와 흡사하게 성장하였다. 그러나 1단계의 세정 공정을 수행하여도 이미 발생된 불순물 박막층(140)은 모두 제거가 되지 않으므로 전체 두께는 대략 11.6Å으로 텅스텐 실리사이드막(130)을 형성하자 마자 생성된 불순물 박막층의 두께와 비슷한 불순물 박막층(140)이 생성된다.
2단계를 수행한 경우에 자연 산화막의 성장 두께(62 참조)는 대략 1.4Å으로 감소한 결과를 나타냈으나, 공기 분자 오염원의 성장 두께(72 참조)는 대략 6.6Å로 성장하여 공기 분자 오염원으로 인한 성장에는 세정 공정이 영향을 미치는 않는다는 것을 알 수 있다. 또한 2단계의 세정 공정을 수행하여도 이미 발생된 불순물 박막층(140)은 모두 제거가 되지 않으므로 전체 두께가 10.9Å로 성장한 불순물 박막층(140)이 생성된다.
이에 반하여 3단계를 수행한 경우에 이미 발생된 불순물 박막층(140)을 모두 제거 하였으며, 자연 산화막(63 참조)은 대략 0.6Å으로 거의 성장하지 않았고, 공기 분자 오염원(73 참조) 또한 대략 3.5Å으로 성장하지 않았다. 따라서 따라 3단계의 세정 공정을 수행한 후 자연 산화막 및 공기 분자 오염원으로 인한 재오염을 방지한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내 에서 당분야의 통상의 지식을 가진 자에 의해 여러가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 스택 형성 방법은, 게이트 하드마스크 형성 전 금속실리사이드막 표면 위에 형성되는 불순물 박막층을 습식 세정하여 제거함으로서, 하드마스크막의 계면 특성을 고르게 유지하여, 하드마스크막을 들뜸 현상 없이 균일하게 증착할 수 있다. 또한 금속 실리사이드막의 세정 공정으로 재오염을 방지하고 소자의 전기적 특성을 향상시키며, 수율을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상에 금속실리사이드막을 포함하는 게이트 전극을 형성하는 단계;상기 금속실리사이드막에 대한 세정 공정을 수행하는 단계; 및상기 세정 공정이 수행된 금속실리사이드막 상에 하드마스크막을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 금속실리사이드막은 텅스텐실리사이드막으로 형성하고, 상기 하드마스크막은 질화막으로 형성하는 것을 특 징으로 하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 세정 공정은 SPM, BOE, AMP을 순차적으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제3항에 있어서,상기 SPM으로 수행하는 단계는 H2SO4:H2O2가 3:1 내지 5:2의 비율을 갖되, 80~100℃의 온도에서 4~5분 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제3항에 있어서,상기 BOE으로 수행하는 단계는 BOE:DIW가 250:1 내지 350:1의 비율을 갖되, 20~30℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제3항에 있어서,상기 AMP으로 수행하는 단계는 NH4OH:H2O2:DIW가 1:3:15 내지 1:5:25의 비율을 갖되, 20~35℃의 온도에서 8~15분 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 세정 공정은 일괄 처리형 타입 또는 싱글 타입 상비를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009031860A3 (en) * | 2007-09-06 | 2009-04-30 | Microinfinity Inc | Control apparatus and method |
-
2006
- 2006-06-30 KR KR1020060061498A patent/KR20080002600A/ko not_active Application Discontinuation
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