KR20160088293A - 마이크로전자 트랜지스터 콘택 및 그 제조 방법 - Google Patents

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KR20160088293A
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forming
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앤써니 생따무르
조셉 슈테이거발트
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인텔 코포레이션
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Abstract

본 설명의 트랜지스터 콘택은 마이크로전자 기판 상에 배치된 층간 유전체 층을 통해 비아를 형성함으로써 제조될 수 있으며, 비아는 층간 유전체 층의 제1 표면으로부터 마이크로전자 기판까지 연장하여, 비아 측벽을 형성하고, 마이크로전자 기판의 일부를 노출시킨다. 이어서, 마이크로전자 기판의 노출된 부분, 적어도 하나의 비아 측벽 및 층간 유전체 제1 표면에 인접하게 등각 콘택 재료층이 형성될 수 있다. 마이크로전자 기판에 근접하게 비아 내에 에치 블록 플러그가 형성된다. 에치 블록 플러그에 의해 보호되지 않는 콘택 재료층이 제거되고, 이어서 에치 블록 플러그가 제거되고, 비아가 도전성 재료로 충전될 수 있다.

Description

마이크로전자 트랜지스터 콘택 및 그 제조 방법{MICROELECTRONIC TRANSISTOR CONTACTS AND METHODS OF FABRICATING THE SAME}
본 설명의 실시예들은 일반적으로 마이크로전자 장치의 분야에 관한 것으로서, 구체적으로는 마이크로전자 트랜지스터용 소스/드레인 콘택에 관한 것이다.
집적 회로 컴포넌트들의 보다 높은 성능, 보다 낮은 비용, 향상된 소형화, 및 집적 회로들의 보다 큰 패키징 밀도는 마이크로전자 장치들의 제조를 위한 마이크로전자 산업의 진행중인 목표들이다. 이러한 목표들이 달성됨에 따라, 마이크로전자 장치들은 축소, 즉 더 작아지며, 이는 각각의 집적 회로 컴포넌트로부터의 최적 성능에 대한 요구를 증가시킨다. 잠재적 성능 향상의 한 영역은 소스/드레인 콘택들에서의 저항 감소이다.
본 발명의 주제는 명세서의 결론부에서 구체적으로 지시되고 명확하게 청구된다. 본 발명의 상기 및 다른 특징들은 첨부 도면들과 관련하여 이루어지는 아래의 설명 및 첨부된 청구항들로부터 더 충분히 명백해질 것이다. 첨부 도면들은 본 발명에 따른 몇몇 실시예만을 도시되며, 따라서 그의 범위를 한정하는 것으로 간주되지 않아야 한다는 것을 이해한다. 본 발명은 첨부 도면들을 이용하여 더 구체적이고 상세하게 설명될 것이며, 따라서 본 발명의 장점들이 더 쉽게 확인될 수 있다. 도면들에서:
도 1-10은 본 설명의 일 실시예에 따른, 마이크로전자 트랜지스터용 소스/드레인 콘택을 형성하는 프로세스의 측단면도들이다.
도 11 및 12는 본 설명의 다른 실시예에 따른, 마이크로전자 트랜지스터용 소스/드레인 콘택을 형성하는 측단면도들이다.
도 13은 본 설명의 일 실시예에 따른 나노와이어 트랜지스터를 제조하는 프로세스의 흐름도이다.
도 14는 본 설명의 일 구현에 따른 컴퓨팅 장치를 나타낸다.
이하의 상세한 설명에서는, 청구되는 대상이 실시될 수 있는 특정 실시예들을, 도시에 의해, 보여주는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 통상의 기술자들이 이러한 대상을 실시하는 것을 가능하게 할 정도로 충분히 상세히 설명된다. 다양한 실시예들이, 비록 상이하기는 하지만, 반드시 상호 배타적일 필요는 없다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명되는 특정의 특징, 구조, 또는 특성은, 청구되는 대상의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조들은 이 실시예와 연계하여 설명되는 특정의 특징, 구조, 또는 특성이 본 설명 내에 포괄되는 적어도 하나의 구현에 포함된다는 것을 의미한다. 따라서, 구문 "일 실시예" 또는 "일 실시예에서"의 사용은 반드시 동일 실시예를 참조하지는 않는다. 또한, 각각의 개시되는 실시예 내의 개개의 요소들의 위치 또는 배열은 청구되는 대상의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 이하의 상세한 설명은, 따라서, 제한하는 의미로 취해서는 안되며, 대상의 범위는, 적절히 해석될 때, 첨부된 청구항들에 부여되는 균등물의 전체 범위와 함께, 청구항들에 의해서만 정의된다. 도면들에서, 유사한 번호들은 여러 뷰들 전반적으로 동일하거나 유사한 요소들 또는 기능성을 지칭하며, 그 안에 도시되는 해당 요소들이 반드시 서로 비례에 맞추어 그려질 필요는 없으며, 오히려 개개의 요소들은 본 설명의 맥락에서 이러한 요소들을 보다 용이하게 파악하기 위해 확대되거나 또는 축소될 수 있다.
본 명세서에 사용되는 바와 같은 용어 "~ 위에", "~에", "~간에" 및 "~상에"는 다른 층들에 대한 한 층의 상대적인 위치를 지칭할 수 있다. 다른 층 "위" 또는 "상"의 한 층 또는 다른 층"에" 접합된 한 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 층들 "간"의 한 층은 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다.
본 설명의 실시예들은 그의 전기 저항을 줄일 수 있는, 트랜지스터 콘택을 형성하는 데 사용되는 도전성 재료의 증가된 볼륨을 갖는 마이크로전자 트랜지스터용 ("트랜지스터 콘택들"로도 지칭되는) 소스/드레인 콘택들을 포함하며, 재료 선택들에 대한 그리고 공지된 제조 프로세스들에 관한 다운스트림 처리에 대한 제약들을 완화할 수 있는, 트랜지스터 콘택들을 형성하는 프로세스를 포함한다. 그러한 트랜지스터 콘택은 마이크로전자 기판 상에 배치되는 층간 유전체 층을 통해 비아를 형성함으로써 제조될 수 있으며, 비아는 층간 유전체 층의 제1 표면으로부터 마이크로전자 기판까지 연장하여 비아 측벽을 형성하고 마이크로전자 기판의 일부를 노출시킨다. 이어서, 콘택 재료층이 마이크로전자 기판의 노출 부분, 적어도 하나의 비아 측벽 및 층간 유전체 제1 표면에 인접하게 형성될 수 있다. 에치 블록 플러그가 마이크로전자 기판 근처에서 비아 내에 형성될 수 있다. 에치 블록 플러그에 의해 보호되지 않는 콘택 재료층이 제거되고, 이어서 에치 블록 플러그가 제거되고, 비아가 도전성 재료로 충전(filling)될 수 있다.
도 1-10은 마이크로전자 트랜지스터용 ("트랜지스터 콘택들"로도 지칭되는) 소스/드레인 콘택들을 형성하는 방법을 도시한다. 간명화를 위해, 단일 마이크로전자 트랜지스터가 도시된다. 도 1에 도시된 바와 같이, 임의의 적절한 재료로부터 마이크로전자 기판(110)이 제공 또는 형성될 수 있다. 일 실시예에서, 마이크로전자 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이에 한정되지 않는 단결정 재료로 구성되는 벌크 기판일 수 있다. 다른 실시예들에서, 마이크로전자 기판(110)은 벌크 기판 상에 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이에 한정되지 않는 재료로 구성되는 상부 절연체 층이 배치되는 실리콘-온-절연체 기판(SOI)을 포함할 수 있다. 대안으로서, 마이크로전자 기판(110)은 벌크 기판으로부터 직접 형성될 수 있으며, 국지적 산화를 이용하여 전술한 상부 절연체 층 대신에 전기 절연성 부분들을 형성한다. 또 다른 실시예에서, 도 1은 FinFET 또는 삼중 게이트 트랜지스터와 같은 비평면 트랜지스터의 단면도를 나타낼 수 있으며, 여기서 마이크로전자 기판(110)은 단결정 재료로 구성되는 삼차원 핀 구조일 수 있다. 그러한 실시예에서, 도 1에 도시된 단면도는 핀(110)의 길이를 따라 취해지며, 핀(110)은 상면은 물론, 측방으로 대향하는 2개의 측벽면도 포함한다.
도 1에 더 도시된 바와 같이, 마이크로전자 기판(110) 상에 트랜지스터 게이트(120)가 형성될 수 있다. 트랜지스터 게이트(120)는 게이트 전극(122)을 포함할 수 있고, 게이트 전극(122)과 마이크로전자 기판(110) 사이에 게이트 유전체(124)가 배치된다. 트랜지스터 게이트(120)는 게이트 전극(122)의 대향 측부들에 형성되는 유전성 스페이서들(126)을 더 포함할 수 있다. 트랜지스터 게이트(120)의 대향 측부들에, 예를 들어 적절한 도펀트들의 이온 주입에 의해, 마이크로전자 기판(110) 내에 소스 영역(112) 및 드레인 영역(114)이 형성될 수 있다. 트랜지스터 게이트(120), 소스 영역(112) 및 드레인 영역(114)의 컴포넌트들에 대한 기능들 및 제조 프로세스들은 이 분야에 공지되어 있으며, 여기서는 간명화를 위해 설명되지 않는다. 마이크로전자 기판(110)이 삼차원 핀 구조인 본 발명의 실시예들에서, 게이트 유전체(124)는 삼차원 핀 구조의 상면에 그리고 측방으로 대향하는 측벽면들에 형성될 수 있으며, 게이트 전극(122)은 핀 구조의 상면에 위치하는 게이트 유전체(124) 상에 그리고 측방으로 대향하는 측벽면들 상에 위치하는 게이트 유전체(124)에 인접하게 형성될 수 있다. 그러한 실시예에서, 유전성 스페이서들(126)도 핀 구조의 상면에 그리고 측방으로 대향하는 측벽면들에 형성될 수 있다. 이 분야에 공지된 바와 같이, 소스 영역(112) 및 드레인 영역(114)은 핀 구조 내에 형성된다.
게이트 유전체(124)는 임의의 적절한 유전성 재료를 포함할 수 있다. 본 설명의 일 실시예에서, 게이트 유전체(124)는 하이-k(high-k) 게이트 유전성 재료를 포함할 수 있으며, 여기서 유전 상수는 약 4보다 큰 값을 포함할 수 있다. 하이-k 게이트 유전성 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 산화물 및 납 아연 니오베이트를 포함할 수 있다.
게이트 전극(122)은 임의의 적절한 도전성 재료를 포함할 수 있다. 일 실시예에서, 게이트 전극(122)은 티타늄, 텅스텐, 탄탈륨, 알루미늄, 구리, 루테늄, 코발트, 크롬, 철, 팔라듐, 몰리브덴, 망간, 바나듐, 금, 은 및 니오븀의 순수 금속 및 합금들을 포함하지만 이에 한정되지 않는 금속을 포함할 수 있다. 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 텅스텐 탄화물, 및 텅스텐 탄화물과 같은 도전성이 덜한 금속 탄화물들도 사용될 수 있다. 게이트 전극(122)은 또한 티타늄 질화물 및 탄탈륨 질화물과 같은 금속 질화물, 또는 루테늄 산화물과 같은 도전성 금속 산화물로 형성될 수 있다. 게이트 전극(122)은 또한 테르븀(terbium) 및 디스프로슘(dysprosium)과 같은 희토류들과의 합금들, 또는 백금과 같은 귀금속들을 포함할 수 있다.
유전성 스페이서들(126)은 임의의 적절한 유전성 재료로 형성될 수 있다. 일 실시예에서, 유전성 스페이서들(126)은 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물을 포함할 수 있다. 다른 실시예에서, 유전성 스페이서들(126)은 3.6 미만의 유전 상수를 가질 수 있는 로우-k 유전성 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 층간 유전체(130)가 마이크로전자 기판(110) 상에 그리고 트랜지스터 게이트(120) 위에 형성될 수 있다. 층간 유전체(130)는 실리콘 이산화물, 실리콘 질화물 등을 포함하지만 이에 한정되지 않는 임의의 적절한 유전성 재료일 수 있으며, OSG(organosilicate glass) 또는 CDO(carbon-doped oxide)와 같은 재료의 스핀 코팅 또는 화학 기상 퇴적(CVD)에 의해 형성되는 로우-k(1.0-2.2와 같은 유전 상수 k) 재료로 형성될 수 있다.
도 3에 도시된 바와 같이, (제1 비아(132) 및 제2 비아(134)로 도시된) 적어도 하나의 비아가 층간 유전체(130)를 통해 층간 유전체(130)의 제1 표면(136)으로부터 마이크로전자 기판(110)까지 형성되어, 적어도 하나의 비아 측벽(138)을 형성하고, 마이크로전자 기판(110)의 일부를 노출시킬 수 있다. 도시된 바와 같이, 제1 비아(132)는 층간 유전체 제1 표면(136)으로부터 소스 영역(112)까지 연장하고, 제2 비아(134)는 층간 유전체 제1 표면(136)으로부터 드레인 영역(114)까지 연장한다. 비아들, 예로서 제1 비아(132) 및 제2 비아(134)는 포토리소그래피 기술, 레이저 드릴링, 이온 빔 제거 등을 포함하지만 이에 한정되지 않는 이 분야에 공지된 임의의 기술에 의해 형성될 수 있다.
도 4에 도시된 바와 같이, 마이크로전자 기판(110)의 노출 부분 및 층간 유전체 제1 표면(136)에 인접하게 콘택 재료 층(140)이 형성될 수 있다. 콘택 재료층(140)이 공형인(conformal) 일 실시예에서, 콘택 재료층(140)은 또한 적어도 하나의 비아 측벽(138)에 인접할 수 있다. 콘택 재료층(140)은 이 분야의 기술자들이 이해하는 바와 같이 마이크로전자 기판(110)과 후속 퇴적되는 도전성 재료층 사이의 직접 접촉으로부터 발생하는 것보다 효과적인 그들 간의 접촉을 제공하는 임의의 적절한 재료일 수 있다. 콘택 재료층(140)은 이 분야의 기술자들이 또한 이해하는 바와 같이 후속 형성되는 콘택의 재료의 마이크로전자 기판(110) 내로의 이동을 방지할 수도 있다. 일 실시예에서, 콘택 재료층(140)은 (제1 층(142) 및 제2 층(144)으로 도시된) 다수의 층일 수 있다. 특정 실시예에서, 콘택 재료 제1 층(142)은 티타늄일 수 있고, 콘택 재료 제2 층(144)은 티타늄 질화물일 수 있다. 콘택 재료층(140)이 공형인 일 실시예에서, 콘택 재료층(140)은 원자 층 퇴적(ALD) 및 화학 기상 퇴적(CVD)의 다양한 구현들, 예로서 대기압 CVD(APCVD), 저압 CVD(LPCVD) 및 플라즈마 향상 CVD(PECVD)와 같은, 그러한 이에 한정되지 않는 이 분야에 공지된 임의의 방법을 이용하여 등각 형상을 생성하도록 퇴적될 수 있다. 마이크로전자 기판(110)이 삼차원 핀 구조인 실시예들에서, 콘택 재료(140)는 삼차원 핀 구조의 상면은 물론, 측방으로 대향으로 2개의 측벽면 상에도 공형으로 퇴적된다.
도 5에 도시된 바와 같이, 제1 비아(132)(도 4 참조) 및 제2 비아(134)(도 4 참조) 내부를 포함하여 콘택 재료층(140) 위에 에치 블록 재료 층(150)이 퇴적될 수 있다. 일 실시예에서, 에치 블록 재료층(150)은 이 분야에 알려진 바와 같이 포토리소그래피에서 사용되는 탄소 하드 마스크 재료와 같은 비정질 탄소 재료를 포함할 수 있다. 에치 블록 재료층(150)은 화학 기상 퇴적, 물리 기상 퇴적, 및 스핀-온 코팅을 포함하지만 이에 한정되지 않는 이 분야에 알려진 임의의 공지 방법에 의해 퇴적될 수 있다. 특정 실시예에서, 에치 블록 재료층(150)을 형성하기 위해 스핀-온 코팅 기술을 이용하여 비정질 탄소 재료가 퇴적될 수 있다. 마이크로전자 기판(110)이 삼차원 핀 구조인 실시예들에서, 에치 블록 재료층(150)은 마이크로전자 기판(110)의 상면에 위치하는 콘택 재료층(140) 위에 형성되고, 삼차원 핀 구조의 측방으로 대향하는 2개의 측벽면 상에 위치하는 콘택 재료층(140)에 인접하게 형성된다.
도 6에 도시된 바와 같이, 임의의 공지 방법을 이용하여 에치 블록 재료층(150)(도 5 참조)의 일부를 제거하여, 제1 비아(132) 및 제2 비아(134) 내에 에치 블록 플러그들(160)을 형성할 수 있으며, 에치 블록 플러그들(160)은 층간 유전체 제1 표면(136) 아래에 있고, 마이크로전자 기판(110)에 인접한다. 에치 블록 재료층(150)(도 5 참조)이 비정질 탄소 재료를 포함하는 특정 실시예에서, 이 분야에 알려진 바와 같이, 제어형 플라즈마 애싱 프로세스를 이용하여 에치 블록 재료층(150)(도 5 참조)의 일부를 제거하여 에치 블록 플러그들(160)을 형성할 수 있다.
도 7에 도시된 바와 같이, 예로서 습식 또는 건식 에칭에 의해 콘택 재료층(140)의 대부분이 제거될 수 있으며, 에치 블록 플러그들(160)은 마이크로전자 기판(110)에 접하는 콘택 재료층(140)의 일부를 제거로부터 보호한다. 콘택 재료층(140)이 공형인 일 실시예에서, 도시된 바와 같이, 에치 블록 플러그들(160)은 또한 적어도 하나의 비아 측벽(138)에 접하는 콘택 재료층(140)의 일부를 제거로부터 보호할 수 있다.
이어서, 도 8에 도시된 바와 같이, 에치 블록 플러그들(160)이 이 분야에 공지된 임의의 기술에 의해 제거될 수 있다. 에치 블록 플러그들(160)이 비정질 탄소 재료를 포함하는 일 실시예에서, 이 분야에 공지된 바와 같이, 플라즈마 애싱 프로세스를 이용하여 에치 블록 플러그들(160)을 제거하여 콘택 재료 구조(170)를 형성할 수 있다. 콘택 재료 구조(170)는 측단면에서 볼 때 실질적으로 "컵 형상"의 구조 또는 실질적으로 "U 형상"의 구조일 수 있다.
도 9에 도시된 바와 같이, 층간 유전체 제1 표면(136) 위에 도전성 재료층(180)을 퇴적하여, 제1 비아(132)(도 8 참조) 및 제2 비아(134)(도 8 참조)를 충전할 수 있다. 도전성 재료층(180)은 금속 재료와 같은 임의의 적절한 도전성 재료로 형성될 수 있다. 특정 실시예에서, 도전성 재료층(180)은 텅스텐을 포함할 수 있다. 도전성 재료층(180)은 화학 기상 퇴적 및 물리 기상 퇴적을 포함하지만 이에 한정되지 않는 이 분야에 알려진 임의의 공지 방법에 의해 퇴적될 수 있다. 마이크로전자 기판(110)이 삼차원 핀 구조인 실시예들에서, 도전성 재료층(180)은 마이크로전자 기판(110)의 상면에 위치하는 콘택 재료 구조(170) 위에 퇴적되고, 삼차원 핀 구조의 측방으로 대향하는 2개의 측벽면 상에 위치하는 콘택 재료 구조(170)에 인접하게 퇴적된다.
도 10에 도시된 바와 같이, 도전성 재료층(180)의 일부를 제거하여, 층간 유전체 제1 표면(136)을 노출시키고, 소스 영역(112)에 근접하는 제1 콘택(192) 및 드레인 영역(114)에 근접하는 제2 콘택(194)으로 도시된 개별 콘택들을 형성할 수 있다. 일 실시예에서, 도 10에서 알 수 있듯이, 콘택 재료 구조(170)의 일부는 적어도 하나의 비아 측벽(138)에 접하며, 비아(예로서, 도 3의 제1 비아(132))의 높이(H1)(도 3 참조)의 50%보다 낮은 높이(H2)를 가질 수 있다. 다른 실시예에서, 콘택 재료 구조(170)의 일부는 적어도 하나의 비아 측벽(138)에 접하며, 비아(예로서, 도 3의 제1 비아(132))의 높이(H1)(도 3 참조)의 약 10%와 40% 사이인 높이(H2)를 가질 수 있다.
도 4-10은 콘택 재료층(140)이 공형인 것으로 도시하지만, 콘택 재료층(140)은 (도 4와 유사한) 도 11에 도시된 바와 같이 비공형으로 퇴적될 수 있다는 것을 이해한다. 도 5-10과 관련하여 설명된 단계들 후에, 결과적인 비공형 콘택 재료층(140)의 구조가 (도 10과 유사한) 도 12에 도시된다.
공지 방법들에서, 콘택 재료층은 (도 4 및 11에 도시된 바와 같이) 제자리에 남고, 도전성 재료는 비아들 내에 퇴적되고, 층간 유전체에 접하는 콘택 재료층은 후속 처리에서 제거된다. 이 분야의 기술자들이 이해하듯이, 이러한 공지 방법은 층간 유전체 제1 표면에 접하는 콘택 재료층이 제거될 수 있는 것을 보증하기 위해 재료 선택들 및 다운스트림 처리에 대해 제약들을 부과한다. 본 설명의 실시예들은 과다 콘택 재료층이 열 처리와 같은 임의의 후속 처리 전에 제거되므로 재료 선택들 및 다운스트림 처리에 대한 제약들을 완화한다. 게다가, 본 설명의 실시예들은 공지 방법에서보다 콘택 재료층을 더 많이 제거하며, 이는 비아 내의 도전성 재료의 더 높은 볼륨을 유발할 수 있다. 도전성 재료가 일반적으로 콘택 재료층보다 도전성이 더 높으므로, 트랜지스터 콘택의 저항이 감소하고, 이는 마이크로전자 트랜지스터의 더 양호한 성능을 유발할 수 있다.
도 11은 본 설명의 일 실시예에 따른, 트랜지스터 구조를 제조하는 프로세스(200)의 흐름도이다. 블록 202에서 설명되는 바와 같이, 마이크로전자 기판을 형성할 수 있다. 블록 204에서 설명되는 바와 같이, 마이크로전자 기판 상에 층간 유전체를 형성할 수 있다. 블록 206에서 설명되는 바와 같이, 층간 유전체의 제1 표면으로부터 마이크로전자 기판까지 층간 유전체를 통해 비아를 형성하여, 비아 측벽을 형성하고, 마이크로전자 기판의 일부를 노출시킬 수 있다. 블록 208에서 설명되는 바와 같이, 마이크로전자 기판의 노출 부분에 인접하게 콘택 재료층을 형성할 수 있다. 블록 210에서 설명되는 바와 같이, 마이크로전자 기판에 인접하는 콘택 재료층 상의 비아 내에 에치 블록 플러그를 형성할 수 있다. 블록 212에서 설명되는 바와 같이, 에치 블록 플러그에 의해 보호되지 않는 콘택 재료층을 제거할 수 있다. 블록 214에서 설명되는 바와 같이, 에치 블록 플러그를 제거할 수 있다. 블록 216에서 설명되는 바와 같이, 도전성 재료로 비아를 충전하여 트랜지스터 콘택을 형성할 수 있다.
도 12는 본 설명의 한 구현에 따른 컴퓨팅 장치(300)를 나타낸다. 컴퓨팅 장치(300)는 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)이 또한 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
그의 응용들에 따라, 컴퓨팅 장치(300)는 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 장치를 포함하지만 이에 한정되지 않는다.
통신 칩(306)은 컴퓨팅 장치(300)로의 그리로 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 무형의 매체를 통한 변조된 전자기 복사선(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련된 장치들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(300)은 복수의 통신 칩(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 설명의 구현들에 따라 구축되는 나노와이어 트랜지스터들 같은, 하나 이상의 장치들을 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(306)은 또한 통신 칩(306) 내에 패키징되는 집적 회로 다이를 포함한다. 본 설명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 설명의 실시예들에 따른 하나 이상의 콘택을 포함한다.
추가 구현들에서, 컴퓨팅 장치(300) 내에 수용되는 다른 컴포넌트는 본 설명의 실시예들에 따른 하나 이상의 콘택을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(300)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(300)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
본 설명의 발명은 도 1-12에 예시된 특정 응용들로 반드시 제한되지는 않는다는 것을 이해한다. 이러한 발명은, 이 분야의 기술자들이 이해하는 바와 같이, 다른 마이크로전자 장치 및 조립체 응용들뿐만 아니라, 임의의 적절한 트랜지스터 응용에 적용될 수 있다.
아래의 예들은 추가 실시예들과 관련되며, 예 1은 트랜지스터 콘택을 형성하는 방법으로서, 마이크로전자 기판 상에 배치된 층간 유전체 층을 통해 비아를 형성하는 단계 - 상기 비아는 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 연장하여, 비아 측벽을 형성하고, 상기 마이크로전자 기판의 일부를 노출시킴 -; 상기 마이크로전자 기판의 상기 노출된 부분, 상기 적어도 하나의 비아 측벽 및 상기 층간 유전체 제1 표면에 인접하는 콘택 재료층을 형성하는 단계; 상기 마이크로전자 기판에 근접하게 상기 비아 내에 에치 블록 플러그를 형성하는 단계; 상기 에치 블록 플러그에 의해 보호되지 않는 상기 콘택 재료층을 제거하여 콘택 재료 구조를 형성하는 단계; 상기 에치 블록 플러그를 제거하는 단계; 및 상기 비아를 도전성 재료로 충전하는 단계를 포함하는 방법이다.
예 2에서, 예 1의 발명은 선택 사항으로서 상기 에치 블록 플러그를 형성하는 단계가 비정질 탄소 에치 블록 플러그를 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 3에서, 예 1 또는 예 2의 발명은 선택 사항으로서 상기 에치 블록 플러그를 형성하는 단계가 상기 비아 내부를 포함하여 등각 콘택 재료층 위에 에치 블록 재료층을 퇴적하는 단계 및 상기 에치 블록 재료의 일부를 제거하는 단계를 포함하는 것을 포함할 수 있다.
예 4에서, 예 3의 발명은 선택 사항으로서 상기 에치 블록 재료층을 퇴적하는 단계가 비정질 탄소 재료층을 퇴적하는 단계를 포함하는 것을 포함할 수 있다.
예 5에서, 예 1 내지 4 중 어느 한 예의 발명은 선택 사항으로서 상기 등각 콘택 재료층을 형성하는 단계가 다층 등각 콘택 재료층을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 6에서, 예 5의 발명은 선택 사항으로서 상기 다층 등각 콘택 재료층을 형성하는 단계가 상기 마이크로전자 기판의 상기 노출된 부분, 상기 적어도 하나의 비아 측벽 및 상기 층간 유전체 제1 표면에 인접하는 등각 티타늄 층을 형성하는 단계 및 상기 등각 티타늄 층 상에 등각 티타늄 질화물 층을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 7에서, 예 1 내지 예 6 중 어느 한 예의 발명은 선택 사항으로서 상기 콘택 재료층을 형성하는 단계가 상기 마이크로전자 기판의 상기 노출된 부분, 상기 적어도 하나의 비아 측벽 및 상기 층간 유전체 제1 표면에 접하는 등각 콘택층을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 한 예의 발명은 선택 사항으로서 상기 에치 블록 플러그에 의해 보호되지 않는 상기 콘택 재료층을 제거하여 상기 콘택 재료 구조를 형성하는 단계가 상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 비아의 높이의 50%보다 낮은 높이를 갖는 상기 적어도 하나의 비아 측벽에 접하는 상기 등각 콘택 재료 구조의 일부를 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 9에서, 예 1 내지 예 7 중 어느 한 예의 발명은 선택 사항으로서 상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 콘택 재료 구조를 형성하는 단계가 상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 상기 적어도 하나의 비아 측벽에 접하는 상기 등각 콘택 재료 구조의 일부를 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 10에서, 예 1 내지 예 9 중 어느 한 예의 발명은 선택 사항으로서 상기 비아를 도전성 재료로 충전하는 단계가 상기 비아를 텅스텐으로 충전하는 단계를 포함하는 것을 포함할 수 있다.
예 11에서, 예 1 내지 예 10 중 어느 한 예의 발명은 선택 사항으로서 소스 영역 및 드레인 영역 중 적어도 하나를 갖는 상기 마이크로전자 기판을 형성하는 단계를 포함할 수 있으며, 상기 비아를 형성하는 단계는 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판 까지 상기 층간 유전체 층을 통하는 비아를 형성하여 비아 측벽을 형성하고 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 일부를 노출시키는 단계를 포함한다.
아래의 예들은 추가 실시예들과 관련되며, 예 12는 마이크로전자 기판; 상기 마이크로전자 기판 상의 층간 유전체 층; 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 상기 층간 유전체 층을 통하는 비아 - 상기 비아는 적어도 하나의 비아 측벽을 포함함 -; 상기 비아 내의 콘택 재료 구조 - 상기 콘택 재료 구조는 상기 비아의 전체 높이로 연장하지 않고서 상기 마이크로전자 기판에 접하는 일부 및 상기 적어도 하나의 비아 측벽에 접하는 일부를 갖는 등각 층을 포함함 -; 및 상기 콘택 재료 구조에 접하는 도전성 재료를 포함하는 마이크로전자 구조체이다.
예 13에서, 예 12의 발명은 선택 사항으로서 상기 콘택 재료 구조가 다층 콘택 재료 구조를 포함하는 것을 포함할 수 있다.
예 14에서, 예 12의 발명은 선택 사항으로서 상기 다층 콘택 재료 구조가 상기 마이크로전자 기판에 접하는 티타늄 층 및 상기 티타늄 층 상의 티타늄 질화물 층을 포함하는 것을 포함할 수 있다.
예 15에서, 예 12 내지 예 14 중 어느 한 예의 발명은 선택 사항으로서 상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부가 상기 비아의 높이의 50%보다 낮은 높이를 갖는 것을 포함할 수 있다.
예 16에서, 예 12 내지 예 15 중 어느 한 예의 발명은 선택 사항으로서 상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부가 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 것을 포함할 수 있다.
예 17에서, 예 12 내지 예 16 중 어느 한 예의 발명은 선택 사항으로서 상기 마이크로전자 기판이 상면 및 측방으로 대향하는 2개의 측벽면을 갖는 삼차원 핀(fin) 구조를 포함하는 것을 포함할 수 있다.
예 18에서, 예 12 내지 예 17 중 어느 한 예의 발명은 선택 사항으로서 상기 콘택 재료 구조가 측단면에서 실질적으로 U 형상인 것을 포함할 수 있다.
예 19에서, 예 12 내지 예 18 중 어느 한 예의 발명은 선택 사항으로서 상기 도전성 재료가 텅스텐을 포함하는 것을 포함할 수 있다.
예 20에서, 예 12 내지 예 19 중 어느 한 예의 발명은 선택 사항으로서 상기 콘택 재료 구조가 상기 마이크로전자 기판 내에 형성된 소스 영역 및 드레인 영역 중 적어도 하나와 접촉하는 것을 포함할 수 있다.
아래의 예들은 추가 실시예들에 관련되며, 예 21은 마이크로전자 구조체이며, 상기 마이크로전자 구조체는 컴퓨팅 장치를 포함하고, 상기 컴퓨팅 장치는 프로세서 및 상기 프로세서에 전기적으로 결합되는 통신 칩 중 적어도 하나를 갖는 보드를 포함하고, 상기 프로세서 및 상기 통신 칩 중 상기 적어도 하나는 적어도 하나의 마이크로전자 트랜지스터를 포함하고, 상기 마이크로전자 트랜지스터는 적어도 하나의 마이크로전자 구조체를 포함하고, 상기 적어도 하나의 마이크로전자 구조체는 마이크로전자 기판 상의 층간 유전체 층; 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 상기 층간 유전체 층을 통하는 비아 - 상기 비아는 적어도 하나의 비아 측벽을 포함함 -; 상기 비아 내의 콘택 재료 구조 - 상기 콘택 재료 구조는 상기 비아의 전체 높이로 연장하지 않고서 상기 마이크로전자 기판에 접하는 일부 및 상기 적어도 하나의 비아 측벽에 접하는 일부를 갖는 등각 층을 포함함 -; 및 상기 콘택 재료 구조에 접하는 도전성 재료를 포함한다.
예 22에서, 예 21의 발명은 선택 사항으로서 상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부가 상기 비아의 높이의 50%보다 낮은 높이를 갖는 것을 포함할 수 있다.
예 23에서, 예 21의 발명은 선택 사항으로서 상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부가 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 것을 포함할 수 있다.
예 24에서, 예 21 내지 예 23 중 어느 한 예의 발명은 선택 사항으로서 상기 마이크로전자 기판이 상면 및 측방으로 대향하는 2개의 측벽면을 갖는 삼차원 핀 구조를 포함하는 것을 포함할 수 있다.
예 25에서, 예 21 내지 예 24 중 어느 한 예의 발명은 선택 사항으로서 상기 콘택 재료 구조가 측단면에서 실질적으로 U 형상인 것을 포함할 수 있다.
이와 같이 본 설명의 상세한 실시예들에 설명되었지만, 첨부된 청구항들에 의해 정의되는 본 설명은, 그의 많은 명백한 변형이 그 사상 또는 범위를 벗어나지 않고도 가능하므로, 위의 설명에 제시된 특정 상세사항들에 의해 제한되는 것이 아니라는 점이 이해된다.

Claims (25)

  1. 트랜지스터 콘택을 형성하는 방법으로서,
    마이크로전자 기판 상에 배치된 층간 유전체 층을 통해 비아를 형성하는 단계 - 상기 비아는 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 연장하여, 비아 측벽을 형성하고, 상기 마이크로전자 기판의 일부를 노출시킴 -;
    상기 마이크로전자 기판의 상기 노출된 부분에 인접하는 콘택 재료층을 형성하는 단계;
    상기 마이크로전자 기판에 근접하게 상기 비아 내에 에치 블록 플러그를 형성하는 단계;
    상기 에치 블록 플러그에 의해 보호되지 않는 상기 콘택 재료층을 제거하여 콘택 재료 구조를 형성하는 단계;
    상기 에치 블록 플러그를 제거하는 단계; 및
    상기 비아를 도전성 재료로 충전하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 에치 블록 플러그를 형성하는 단계는 비정질 탄소 에치 블록 플러그를 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 에치 블록 플러그를 형성하는 단계는 상기 비아 내부를 포함하여 상기 콘택 재료층 위에 에치 블록 재료층을 퇴적하는 단계 및 상기 에치 블록 재료의 일부를 제거하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 에치 블록 재료층을 퇴적하는 단계는 비정질 탄소 재료층을 퇴적하는 단계를 포함하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 콘택 재료층을 형성하는 단계는 다층 콘택 재료층을 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 다층 콘택 재료층을 형성하는 단계는 상기 마이크로전자 기판의 상기 노출된 부분 및 상기 층간 유전체의 제1 표면에 인접하는 티타늄 층을 형성하는 단계 및 상기 티타늄 층 상에 티타늄 질화물 층을 형성하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 콘택 재료층을 형성하는 단계는 상기 마이크로전자 기판의 상기 노출된 부분, 적어도 하나의 비아 측벽 및 상기 층간 유전체의 제1 표면에 접하는 등각(conformal) 콘택층을 형성하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 콘택 재료 구조를 형성하는 단계는 상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 비아의 높이의 50%보다 낮은 높이를 갖는 상기 적어도 하나의 비아 측벽에 접하는 상기 등각 콘택 재료 구조의 일부를 형성하는 단계를 포함하는 방법.
  9. 제7항에 있어서,
    상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 콘택 재료 구조를 형성하는 단계는 상기 에치 블록 플러그에 의해 보호되지 않는 상기 등각 콘택 재료층을 제거하여 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 상기 적어도 하나의 비아 측벽에 접하는 상기 등각 콘택 재료 구조의 일부를 형성하는 단계를 포함하는 방법.
  10. 제1항에 있어서,
    상기 비아를 도전성 재료로 충전하는 단계는 상기 비아를 텅스텐으로 충전하는 단계를 포함하는 방법.
  11. 제1항에 있어서,
    상기 마이크로전자 기판을 형성하는 단계는 소스 영역 및 드레인 영역 중 적어도 하나를 갖는 마이크로전자 기판을 형성하는 단계를 포함하며, 상기 비아를 형성하는 단계는 상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 상기 층간 유전체 층을 통하는 비아를 형성하여 비아 측벽을 형성하고 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 일부를 노출시키는 단계를 포함하는 방법.
  12. 마이크로전자 기판;
    상기 마이크로전자 기판 상의 층간 유전체 층;
    상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 상기 층간 유전체 층을 통하는 비아 - 상기 비아는 적어도 하나의 비아 측벽을 포함함 -;
    상기 비아 내의 콘택 재료 구조 - 상기 콘택 재료 구조는 상기 비아의 전체 높이로 연장하지 않고서 상기 마이크로전자 기판에 접하는 일부 및 상기 적어도 하나의 비아 측벽에 접하는 일부를 갖는 등각 층을 포함함 -; 및
    상기 콘택 재료 구조에 접하는 도전성 재료
    를 포함하는 마이크로전자 구조체.
  13. 제12항에 있어서,
    상기 콘택 재료 구조는 다층 콘택 재료 구조를 포함하는 마이크로전자 구조체.
  14. 제13항에 있어서,
    상기 다층 콘택 재료 구조는 상기 마이크로전자 기판에 접하는 티타늄 층 및 상기 티타늄 층 상의 티타늄 질화물 층을 포함하는 마이크로전자 구조체.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 상기 일부는 상기 비아의 높이의 50%보다 낮은 높이를 갖는 마이크로전자 구조체.
  16. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 상기 일부는 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 마이크로전자 구조체.
  17. 제12항에 있어서,
    상기 마이크로전자 기판은 상면 및 측방으로 대향하는 2개의 측벽면을 갖는 삼차원 핀(fin) 구조를 포함하는 마이크로전자 구조체.
  18. 제12항에 있어서,
    상기 콘택 재료 구조는 측단면에서 실질적으로 U 형상인 마이크로전자 구조체.
  19. 제12항에 있어서,
    상기 도전성 재료는 텅스텐을 포함하는 마이크로전자 구조체.
  20. 제12항에 있어서,
    상기 콘택 재료 구조는 상기 마이크로전자 기판 내에 형성된 소스 영역 및 드레인 영역 중 적어도 하나와 접촉하는 마이크로전자 구조체.
  21. 컴퓨팅 장치로서,
    프로세서 및 상기 프로세서에 전기적으로 결합되는 통신 칩 중 적어도 하나를 갖는 보드를 포함하고,
    상기 프로세서 및 상기 통신 칩 중 상기 적어도 하나는 적어도 하나의 마이크로전자 트랜지스터를 포함하고,
    상기 마이크로전자 트랜지스터는 적어도 하나의 마이크로전자 구조체를 포함하고,
    상기 적어도 하나의 마이크로전자 구조체는
    마이크로전자 기판 상의 층간 유전체 층;
    상기 층간 유전체 층의 제1 표면으로부터 상기 마이크로전자 기판까지 상기 층간 유전체 층을 통하는 비아 - 상기 비아는 적어도 하나의 비아 측벽을 포함함 -;
    상기 비아 내의 콘택 재료 구조 - 상기 콘택 재료 구조는 상기 비아의 전체 높이로 연장하지 않고서 상기 마이크로전자 기판에 접하는 일부 및 상기 적어도 하나의 비아 측벽에 접하는 일부를 갖는 등각 층을 포함함 -; 및
    상기 콘택 재료 구조에 접하는 도전성 재료
    를 포함하는, 컴퓨팅 장치.
  22. 제20항에 있어서,
    상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부는 상기 비아의 높이의 50%보다 낮은 높이를 갖는 컴퓨팅 장치.
  23. 제20항에 있어서,
    상기 적어도 하나의 비아 측벽에 접하는 상기 콘택 재료 구조의 일부는 상기 비아의 높이의 약 10%와 40% 사이의 높이를 갖는 컴퓨팅 장치.
  24. 제20항에 있어서,
    상기 마이크로전자 기판은 상면 및 측방으로 대향하는 2개의 측벽면을 갖는 삼차원 핀 구조를 포함하는 컴퓨팅 장치.
  25. 제20항에 있어서,
    상기 콘택 재료 구조는 측단면에서 실질적으로 U 형상인 컴퓨팅 장치.
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