CN1893055A - 使用固相外延的半导体器件及其制造方法 - Google Patents

使用固相外延的半导体器件及其制造方法 Download PDF

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Abstract

公开了半导体器件单元区域和外围电路区域中的一种接触塞及其制造方法。该半导体器件包括：使用固相外延(SPE)法的外延层；外延层上的第一金属层；第一金属层上的氮化物基阻挡金属层；阻挡金属层上的第二金属层；和后退火处理之后在外延层和第一金属层之间形成的金属硅化物层。

Description

使用固相外延的半导体器件及其制造方法
技术领域
本发明涉及制造半导体器件的方法，更具体而言，涉及半导体器件的接触塞及其制造方法。
背景技术
随着集成规模的提高和半导体器件尺寸的减小，动态随机存取存储器(DRAM)受到了单元晶体管内部接触尺寸逐渐减小的影响。也就是说，随着半导体器件微型化和高度集成的发生，由于接触尺寸减小所导致的接触面积减小，使得接触电阻增加，工作电流减小。因此，发生了器件退化现象，例如tWR失效和半导体器件数据保持时间缩短。
因此，为了减小接触电阻和提高工作电流，常用方法是提高硅衬底接点部分的掺杂浓度，或者提高用作接触塞的多晶硅中的磷(P)掺杂浓度。
然而，上述提高浓度的方法带来内部压力降低的问题，这是由于掺杂物严重向外扩散以及器件数据保持时间缩短。
另外，通常用作接点材料的多晶硅于约500℃-约600℃的温度范围内在间歇式炉中沉积，P掺杂浓度在约0.1×1020原子/cm3-约3.0×1020原子/cm3范围内，同时供应硅烷(SiH4)和磷化氢(PH3)气体。这样，在沉积多晶硅过程中，由于在N2环境下将多晶硅装入炉中时存在一定的氧气(O2)浓度，即约几十ppm的O2浓度，导致在多晶硅和硅衬底的界面上形成氧化物薄层。该氧化物薄层提供了增加器件接触电阻的因素，且多晶硅本身的电阻就很高。
将来，在需要很低的接触电阻、尺寸等于或小于约亚-100nm的半导体器件的接触工艺中，将很难使用多晶硅。
因此，为了克服以上问题，引入在单一型化学气相沉积(CVD)装置中形成的外延硅，形成外延硅的常用技术是选择性外延生长(SEG)法。
图1是说明通过传统SEG法形成的接点结构的截面图。
如图1所示，通过依次堆叠栅极氧化物层12、栅电极13和栅极硬掩膜14而在衬底11上形成多个栅极图案。并且，在多个栅极图案的侧壁上形成多个栅极隔离层15，在栅极图案之间的衬底11的表面，通过SEG法形成外延硅层16。
前述SEG法是在暴露的衬底11上选择性生长外延硅层的方法。这样，可以通过SEG法得到所需厚度的、质量好的外延硅层16。
然而，SEG法使用在约850℃的温度下进行的高温方法，因此SEG法不能用于半导体器件的现有制造工艺。
除了SEG法，还有固相外延(SPE)法。SPE法能够实现低温沉积，无需如用于在约850℃的高温下除去表面自然氧化物层时那样使用氢气(H2)烘焙处理。同样，具有低掺杂浓度的SPE法可有效克服多晶硅的问题。
图2A和2B是说明利用传统SPE法形成接点的方法的截面图。
如图2A所示，通过依次堆叠栅极氧化物层22、栅电极23和栅极硬掩膜24而在衬底21上形成多个栅极图案。然后，在栅极图案的侧壁上形成多个栅极隔离层25。这里，栅极图案和栅极隔离层25经历自对准接触(SAC)蚀刻工艺。
随后，在SAC工艺之后，在栅极图案之间的衬底21暴露表面形成无定形硅层27。
此时，通过SPE法，使用硅烷(SiH4)/磷化氢(PH3)气体，在约400℃-约700℃的温度下，沉积无定形硅层27，其中掺杂有约1.0×1018原子/cm3-约1.0×1021原子/cm3的较低浓度的磷(P)。在这种情况下，外延硅层26已经生长在最初的沉积阶段的底部，且无定形硅层27沉积于其上。
如图2B所示，在氮气(N2)气氛中，在约500℃-约700℃的较低温度下进行约2小时-约30分钟的热处理。这里，热处理在较低的温度下进行较长时间。通过上述热处理，外延硅层28从衬底21上外延硅层26的底部再生长为接点顶部。该外延再生长是SPE法的主要特征。因此，如果使用SPE法，所有的无定形硅层27和外延硅层26都能够在外延硅层28中形成。
对于作为传统接点材料的多晶硅，通过将P掺杂浓度提高到等于或大于约1.0×1020原子/cm3以减小接触电阻来使用多晶硅。因此，P掺杂浓度的提高使器件数据保持时间缩短。然而，对于使用SEG法或SPE法的外延硅层，界面性质得到了提高，从而即使P掺杂很少也可以保持低接触电阻，。
然而，由于半导体器件更加集成化，尺寸等于或小于约亚-100nm，因此更加需要保持非常低的接触电阻。因此，外延硅层提供了对外延硅层本身的电阻率方面的限制。也就是说，即使P以约1.0×1018原子/cm3-约1.0×1021原子/cm3的浓度掺杂在外延硅层中，外延硅层仍表现出约0.5mΩ·cm-约1.5mΩ·cm的高电阻率值，而且难以将电阻率减小到低于上述电阻率的值。
尺寸等于或小于约亚-100nm的下一代半导体器件需要比应用外延硅层时所提供的接触电阻低得多的接触电阻。而且，需要足以确保尺寸等于或小于约亚-100nm的下一代半导体器件的器件可靠性和产量。此外，如果将外延硅层用于未来的高度集成半导体器件中，就会面临单元接点区域和外围电路区域都应同时形成的问题。
这是因为，与单元区域和外围电路区域中多晶硅的接触电阻相比，外延硅层的接触电阻可以大大减小。如果外延硅层被具体用于外围电路区域，可以在源极/漏极区域形成一个细小接点并因此可以应用使用外延硅层的高架源极/漏极(ESD)结构。在ESD结构中，暴露衬底处的源极/漏极生长成外延硅层，从而不仅增加了源极/漏极的实际高度，还提高了电阻性质。
实际上，外延硅层通过SEG法生长在单元区域和外围电路区域，并因此可以采用ESD法。
因此，在将来，下一代高度集成的半导体器件的单元区域和外围电路区域都需要应用外延硅层。在这种情况下，如果考虑基本晶体管性质和接点性质，就必须采用低温外延硅方法。如果不使用SEG法，就需要使用一种不同的使用低温方法的外延硅层。
如上所述，如果单元区域和外围电路区域均应用外延硅层而不是传统的多晶硅，就有可能不仅减小接触电阻，还形成ESD结构。
然而，由于作为预处理的H2烘焙处理是在约850℃下进行的高温方法，且生长外延硅层的所需温度高达约800℃-820℃，因此在高温下进行的SEG法会严重恶化器件通道和接点性质，从而使半导体器件退化。
尽管采用了SPE法，但是由于外延硅层本身的高电阻率，从而限制了接触电阻的减小。
发明内容
因此，本发明的一个目的是提供一种使用外延硅层作为接点的半导体器件及其制造方法，该方法能够通过低温下进行的热处理形成作为接触材料的外延硅层，并克服由于外延硅层本身的高电阻率而导致接触电阻增加的限制。
根据本发明的一个方面，提供一种半导体器件，包括：使用固相外延(SPE)法的外延层；外延层上的第一金属层；第一金属层上的氮化物基阻挡金属层；阻挡金属层上的第二金属层；和在外延层和第一金属层之间经后退火处理形成的金属硅化物层。
根据本发明的另一方面，提供一种半导体器件，包括：提供有单元区域和外围电路区域的衬底；通过将为外延层的第一接触层和为金属材料的第二接触层堆叠在单元区域上而形成的接点；和通过将为外延层的第一ESD层和为金属材料的第二ESD层堆叠在衬底的外围电路区域上而形成的高架源极/漏极(ESD)。
根据本发明的又一方面，提供一种制造半导体器件的方法，包括以下步骤：形成提供单元区域和外围电路区域的衬底，从而形成在单元区域上提供有接触孔和在外围电路区域上提供有ESD孔的结构；利用SPE法形成填充接触孔和ESD孔部分区域的外延层以及在外延层上形成由无定形层制成的第一接触层和第一ESD层，以填充接触孔和ESD孔的剩余部分；从第一接触层和第一ESD层选择性除去无定形层；以及在由除去无定形层后残余的外延层制成的第一接触层和第一ESD层上，形成由填充接触孔和ESD孔的金属接触层制成的第二接触层和第二ESD层。
附图说明
对于结合附图给出的优选实施方案的说明，本发明的上述和其他目的和特征将得到更好理解，其中：
图1是说明利用传统选择性外延生长(SEG)法形成的接点结构的截面图；
图2A和2B是说明利用传统固相外延(SPE)法制造接点的方法的截面图；
图3是说明根据本发明的的半导体器件结构的截面图；和
图4A-4G是说明根据本发明的半导体器件的制造方法的截面图。
具体实施方式
在下文中，将参照附图对本发明的优选实施方案进行详细说明。
图3是说明根据本发明的的半导体器件结构的截面图。
如图3所示，半导体器件结构包括以单元区域和外围电路区域限定的衬底31、通过依次堆叠为外延层的第一接触层41A和为金属材料的第二接触层100A而在衬底31的单元区域上形成的自对准接触(SAC)，和通过依次堆叠为外延层的第一ESD层41B和为金属材料的第二ESD层100B而在衬底31的外围电路区域上形成的高架源极/漏极(ESD)。
参照图3，形成SAC的第一接触层41A和形成第一ESD层41B的外延层是相同的外延层，第二接触层100A和第二ESD层100B是相同的金属层。
首先，第一接触层41A和第一ESD层41B选自通过选择性固相外延(SPE)法形成的外延硅、外延锗和外延锗化硅。第一接触层41A和第一ESD层41B掺有杂质，即：磷(P)或砷(As)，其浓度范围为约1×1018原子/cm3-约1.0×1021原子/cm3。
第二接触层100A和作为金属层的第二ESD层100B分别包括第一接触层41A、第一ESD层41B上的第一金属层44、第一金属层44上的氮化物基阻挡金属层45、阻挡金属层45上的第二金属层46和在第一接触层/第一ESD层41A和41B与第一金属层44之间形成的金属硅化物层47。这里，第一金属层44选自钛(Ti)、钴(Co)和镍(Ni)。阻挡金属层45由氮化钛(TiN)层或氮化钨(WN)层之一制成，第二金属层46由钨(W)制成。形成金属硅化物层47的示例性材料是硅化钛(TiSi2)、硅化钴(CoSi2)和硅化镍(NiSi2)。
结构如图3所示的半导体器件具有形成有双重结构的SAC，即：利用由在SAC和ESD中形成的外延硅层制成的第一接触层41A/第一ESD层41B，和由金属层制成的第二接触层100A/第二ESD层100B来形成金属硅化物层47的双重结构。因此，可以通过在SAC中形成外延硅层和金属层来克服硅本身接触电阻的限制。也就是说，本发明可以利用由金属层制成的第二接触层100A和第二ESD层100B而在接触电阻的方面提供优点，这是因为已知金属层本身的电阻率比硅低约100倍。
尽管稍后将进行说明，但形成第一接触层41A和第一ESD层41B的外延硅层不必经受热处理，所述热处理是用来在外延硅层和无定形硅层通过SPE法生长之后再生长外延硅层，然后选择性除去无定形硅层。因此，可以简化工艺和减少热聚积。
图4A-4G是说明根据本发明的半导体器件的制造方法的截面图。
如图4A所示，在以单元区域和外围电路区域定义的衬底31上应用隔离器件的隔离工艺，从而形成器件隔离层32。然后，通过依次堆叠栅极绝缘层33、栅电极34和栅极硬掩膜氮化物层35而在衬底31的预定区域形成多个栅极图案。这里，器件隔离层32通过浅沟道隔离(STI)工艺形成，栅电极34选自多晶硅层、多晶硅层与钨层的堆叠以及多晶硅层与硅化钨层的堆叠。
随后，沉积隔离绝缘层在包括栅极图案的衬底31上。然后，采用毯式蚀刻(blanket-etch)，从而在栅极图案的侧壁上形成多个栅极隔离层36。此时，栅极硬掩膜氮化物层35和栅极隔离层36使用对于随后的层间绝缘层具有蚀刻选择性的材料。然而，如果层间绝缘层是氧化硅层，则使用氮化硅层作为栅极硬掩膜氮化物层35和栅极隔离层36。
如上所述，在单元区域和外围电路区域形成栅极图案和栅极隔离层36的工艺是同时进行的。
接着，使用光刻胶掩膜，在暴露于栅极图案之间的衬底31上采用常用的离子注入法，从而形成多个作为晶体管源极/漏极的低浓度的源极/漏极接点层37。这里，低浓度的源极/漏极接点层37是指轻度掺杂的漏极(LDD)结构，从而独立形成在单元区域和外围电路区域中。低浓度的源极/漏极接点层37通过在N通道(N-channel)金属氧化物半导体场效应晶体管(NMOSFET)中注入例如砷(As)等N-型掺杂剂离子而形成。并且，在P通道(N-channel)金属氧化物半导体场效应晶体管(PMOSFET)中，低浓度的源极/漏极接点层37通过注入例如硼(B)等P-型掺杂剂离子而形成。下文中，假定在单元区域和外围电路区域中形成的晶体管是NMOSFET。
接着，层间绝缘层38在包括栅极图案的衬底31上形成。此时，层间绝缘层38使用氧化物材料。更具体而言，层间绝缘层38使用氧化硅基材料，其选自硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、磷硅酸盐玻璃(PSG)和硼硅酸盐玻璃(BSG)。
接下来，层间绝缘层38经受第一化学机械抛光(CMP)处理，直到层间绝缘层在栅极硬掩膜氮化物层35的上部保留预定厚度。此时，残留在栅极硬掩膜氮化物层35上的层间绝缘层38A的厚度为约500-约1,500。
上述第一CMP处理利用pH值在约9-约12范围内的碱性浆液进行，并使用通过气相法或胶体法制造的二氧化硅作为抛光颗粒。
如图4B所示，层间绝缘层38A经受第二CMP处理，直到栅极硬掩膜氮化物层35表面暴露出来。也就是说，第二CMP处理在抛光处理停止于栅极硬掩膜氮化物层35上的条件下进行。
在进行第二CMP处理过程中，采用相对于栅极硬掩膜氮化物层35具有高选择性的高选择性浆液(HSS)作为抛光浆液。此时，所用HSS具有约1份栅极硬掩膜氮化物层35对约30份-约100份作为氧化物基层的层间绝缘层38A的抛光选择性。
上述HSS的pH值在约6-约8范围内，因此HSS是中性的。包括在抛光浆液中的抛光颗粒使用氧化铈(CeO2)基抛光颗粒。
上述HSS有助于不对氮化物层进行的CMP处理，而仅足以对氧化物层进行。因此，对主要由氧化物层制成的层间绝缘层38A进行充分抛光，然而，对由氮化物基层制成的栅极硬掩膜氮化物层35停止抛光。
也就是说，使用HSS的第二CMP处理使栅极硬掩膜氮化物层35上的损伤最小化，并完全除去栅极硬掩膜氮化物层35上的层间绝缘层38A。
第二CMP处理完成之后，平坦化的层间绝缘层38B仅残存于栅极图案之间，并且在栅极图案上部没有层间绝缘层38B残余。
如果第一和第二CMP工艺按照系列上述工艺进行，则栅极硬掩膜氮化物层35的厚度可以在整个晶片区域保持均匀。并且，为了形成随后的接触孔，可以通过第一和第二CMP工艺提高自对准接触(SAC)蚀刻的均匀性。在形成随后的接地插塞的隔离工艺中，SAC蚀刻均匀性的提高也提高了栅极硬掩膜氮化物层35的厚度均匀性，并防止SAC失效。
如图4C所示，光刻胶层沉积在包括平坦化层间绝缘层38B和其表面暴露的栅极硬掩膜氮化物层35的整个表面，从而通过曝光和显影处理利用图案化光刻胶层而形成多个接触掩膜39。
在形成多个接触掩膜39的过程中，由于对层间绝缘层38B进行了第一和第二CMP处理，直到栅极硬掩膜氮化物层35的表面暴露出来，并因此确保残留在整个晶片区域的层间绝缘层38B的厚度均匀性，因此，在图案化接触掩膜39的过程中，可以广泛地确保加工余量。
根据传统的半导体器件结构，接触掩膜39是用来在单元区域形成接地插塞接点(LPC)的接触掩膜，因而在外围电路区域不形成接触掩膜39。然而，根据本发明，接触掩膜39同时形成在单元区域和外围电路区域。
接下来，利用接触掩膜39作为蚀刻阻挡层，对层间绝缘层38B进行蚀刻，从而进行SAC工艺开启用来在单元区域形成LPC的多个接触孔40A。此时，在外围电路区域，层间绝缘层38B也被蚀刻，从而形成用来形成ESD的多个孔40B。下文中，孔40B称作ESD孔。
由于在使用SAC蚀刻工艺形成接触孔40A和ESD孔40B的过程中蚀刻只保留在栅极图案之间的层间绝缘层38B，因此可以使栅极硬掩膜氮化物层35上的蚀刻损伤最小。
如图4D所示，除去接触掩膜39之后，采用在形成接触材料之前进行的预处理清洗工艺。也就是说，蚀刻残余物(未示出)残留在由蚀刻层间绝缘层38B而形成在接触孔40A和ESD孔40B的侧壁和底部，并且由于蚀刻工艺导致在低浓度的源极/漏极接点层37的表面产生硅晶格缺陷。此外，在暴露为接触孔40A的低浓度源极/漏极接点层37表面上形成自然氧化物层，并形成ESD孔40B。蚀刻残余物和硅晶格缺陷使器件的泄漏电流性质下降，并且自然氧化物层增加接触电阻，因而使器件的电性能下降。
因此，当预处理清洗工艺在形成接触孔40A和ESD孔40B之后进行时，干式清洗工艺或湿式清洗工艺在形成接触材料之前进行。湿式清洗工艺是将氟化氢(HF)用于最后的清洗工艺，干式清洗工艺采取等离子体清洗工艺或快速热烘工艺。湿式清洗工艺和干式清洗工艺分别在约25℃-约400℃的温度范围和约700℃-约900℃的温度范围内进行。
HF-最后的清洗法是指最后进行基于HF的清洗方法。例如，HF-最后的清洗法使用选自RNO[(H2SO4+H2O2)→(NH4OH+H2O2)→(HF-基BOE)]，RNF[(H2SO4+H2O2)→(NH4OH+H2O2)→HF]，RO[(H2SO4+H2O2)→(HF-基BOE)]，NO[(NH4OH+H2O2)→(HF-基BOE)]和RF[(NH4OH+H2O2)→HF]的化学溶液。这里，R(H2SO4+H2O2)被称作SPM。符号→表示顺序。
在进行等离子体清洗工艺的过程中使用的气体选自氢气(H2)、H2和氮气(N2)的混合气体。例如，将H2、H2/N2、三氟化氮(NF3)、氨气(NH3)或四氟甲烷(CF4)用为环境气体。等离子体清洗工艺在约25℃-约400℃的温度范围内进行。
同时，预处理清洗过程的干式清洗方法可以采用使用H2-基气体的快速热烘工艺。如果快速热烘工艺在H2气体和H2-基气体中于约700℃-约900℃的高温下进行，则可以同时除去蚀刻残余物和自然氧化物薄层。
上述预处理清洗工艺在没有任何时间延迟的情况下进行，以保持接触孔40A和ESD孔40B的暴露部分周围表面的清洁。
接下来，SPE法在预处理清洗工艺完成之后进行，并因此在接触孔40A和ESD孔40B内部生长多个无定形硅层42。
这里，甚至在早期沉积状态，SPE法就在接触孔40A/ESD孔40B下方的低浓度的源极/漏极接点层37表面薄薄地生长多个外延硅层41，然后，在其上生长多个无定形硅层42。在沉积状态期间，SPE法在H2气氛中于约400℃-约700℃的温度范围内进行，同时供应硅烷(SiH4)和磷化氢(PH3)的混合气体。如上所述，在沉积状态期间，外延硅层41和无定形硅层42内的P掺杂浓度保持在约1.0×1018原子/cm3-约1.0×1021原子/cm3的低水平范围内。同时，砷(As)也被用作杂质掺杂在外延硅层41和无定形硅层42内。此时，砷化三氢(AsH3)在生长外延层41和无定形硅层42的过程中流动。
通过SPE法沉积外延硅层41和无定形硅层42的方法选自低压化学气相沉积(LPCVD)法、超低压化学气相沉积(VLPCVD)法、等离子体增强化学气相沉积(PECVD)法、超高真空化学气相沉积(UHCVD)法、快热化学气相沉积(RTCVD)法、常压化学气相沉积(APCVD)法和分子束外延(MBE)法。
同时，在早期沉积状态下外延硅层41生长的首要原因，是因为在进行表面清洗工艺之后，没有任何时间延迟地将外延硅层41装入无定形硅沉积设备。在预处理表面清洗工艺期间，如果清洗工艺使用SPM溶液和缓冲氧化物蚀刻剂(BOE)溶液来进行，所述SPM溶液通过在约90℃的温度下混合约1份硫酸(H2SO4)和约20份过氧化氢(H2O2)而得到，所述缓冲氧化物蚀刻剂(BOE)溶液通过混合约300份氟化铵(NH4F)和约1份HF而得到，那么硅衬底表面就会变成在硅衬底表面的硅不饱和键与氢结合的状态，并因此阻止预定时期自然氧化物层的生长。因此，由于自然氧化物层生长受阻，外延硅层41便在硅早期沉积状态下生长。外延硅层41在早期沉积状态下生长的第二个原因是因为用于沉积无定形硅层42的气体气氛是H2气体。也就是说，由于使用了H2气体，在进行SPE法期间，气体环境不是氧化环境而是还原环境。因此，外延硅层41即使在无定形硅层42的早期沉积状态也能够生长。
除了硅之外，采用SPE法形成的接触材料还可以通过使用锗或锗化硅形成。也就是说，无定形锗或无定形锗化硅可用于形成接触材料。
如图4E所示，无定形硅层42被选择性除去，从而在接触孔40A和ESD孔40B内残留有外延硅层41，其厚度在约400-约1,000范围内。
此时，无定形硅层42通过干式蚀刻工艺或湿式蚀刻工艺除去。在进行干式蚀刻工艺期间，使用溴化氢(HBr)和氯气(Cl2)的混合气体，在进行湿式蚀刻工艺期间，使用氢氧化铵(NH4OH)溶液。
下文中，除去无定形硅层42之后残留在单元区域中的外延硅层41A称作第一接触层41A，残留在外围电路区域中的外延硅层41称作第一ESD层41B。
结果，第一接触层41A保持第一接触层41A部分填充单元区域中的接触孔40A的形式，并且第一ESD层41B保持第一ESD层41B部分填充外围电路区域中的ESD孔40B的形式。
然后，在随后的金属层沉积之前，进行表面清洗工艺，以除去第一接触层41A和第一ESD层41B表面上的自然氧化物层。通过干式清洗工艺或湿式清洗工艺进行表面清洗工艺，其与在形成接触孔40A之后所采取的预处理清洗工艺相同。湿式清洗工艺采用HF-最后的清洗工艺，干式清洗工艺采用等离子体清洗工艺或快速热烘工艺。湿式清洗工艺和干式清洗工艺分别在约25℃-400℃的温度范围和约700℃-900℃的温度范围内进行。
如图4F所示，形成覆盖只保留第一接触层41A和第一ESD层41B的状态下的单元区域的离子注入掩膜(未示出)，然后，在外围电路区域进行离子注入工艺，从而形成高浓度的源极/漏极接点层43。
接下来，金属层100沉积在第一接触层41A和第一ESD层41B上，直到接触孔40A和ESD孔40B被完全填充。
这里，金属层100通过CVD法或物理气相沉积(PVD)法形成。金属层100可以沉积为单金属层或利用各自不同的金属层沉积为双金属层。例如，金属层100可以通过单一使用选自Ti、Co和Ni的一种金属形成。也可以首先形成Ti、Co或Ni，然后形成TiN层或WN层。此外，为了形成金属层100，首先形成Ti、Co和Ni，然后将TiN层或WN层形成为阻挡金属层。然后，可以在其上沉积W。
下文中，假定金属层100是通过依次堆叠通过单一采用Ti、Co或Ni形成的第一金属层44、利用TiN层或WN层形成的阻挡金属层45和利用W形成的第二金属层46而形成。
与此同时，如果接点从接触电阻角度仅由金属层100形成，就会存在一些问题，例如，在金属层100与低浓度源极/漏极接点层37或高浓度源极/漏极接点层43接触的情况下会产生污染和深度(deep level)杂质。因此，具有预定厚度的外延硅层，即第一接触层41A，与金属层100反应，从而形成多个硅化物层47。例如，当将第一金属层44形成为金属层100时，进行随后的热处理，然后，接触孔40A和ESD孔40B内残留的第一接触层41A与作为第一ESD孔41B的外延硅层反应，从而形成金属硅化物层47。然后，在每个第一接触层41A/第一ESD层41B和金属接触层100之间形成各金属硅化物层47。下文中，假定金属层100包括金属硅化物层47。
如图4G所示，金属层100经历CMP工艺，直到栅极硬掩膜氮化物层35表面暴露出来。然后，在第一接触层41A和第一ESD层41B上形成由完全填充接触孔40A和ESD孔40B的金属层100形成的多个接触层100A和多个第二ESD层100B。也就是说，通过CMP工艺，形成在第一接触层41A上的第二接触层100A形成在单元区域中，并且形成在第一ESD层41B上的第二ESD层100B同时形成在外围电路区域。
根据本发明，形成在单元区域上的接点形成为具有第一接触层41A和第二接触层100A的双重结构。在外围电路区域，ESD形成为与单元接点相同的结构，即具有第一ESD层41B和第二ESD层100B的双重结构。
因此，利用为外延硅层的第一接触层41A和为金属层的第二接触层100A，单元区域的接点成为堆叠结构。外围电路区域中的ESD具有为外延硅层的第一ESD层41B和为金属层的第二ESD层100B的堆叠结构。优选地，单元区域中的接点具有第一接触层41A和第二接触层100A的堆叠结构，其中第一接触层41A是外延硅层，第二接触层100A通过依次堆叠第一金属层44、阻挡金属层45和第二金属层46而形成。外围电路区域中的ESD具有第一ESD层41B和第二ESD层100B的堆叠结构，其中第一ESD层41B是外延硅层，第二ESD层100B通过依次堆叠第一金属层44、阻挡金属层45和第二金属层46而形成。在单元区域和外围电路区域二者中，后退火处理之后，在外延硅层和第一金属层44之间形成金属硅化物层47。
如上所述，根据本发明，由于单元区域中的接点形成为双重结构，即：在由外延硅层制成的第一接触层41A和由金属层制成的第二接触层100A之间形成金属硅化物层47的双重结构，可以克服由于仅由外延硅层形成接点所导致的接触电阻的限制，从而减小接触电阻。也就是说，使用由金属层制成的第二接触层100A和第二ESD层100B，并因此本发明能够提供接触电阻方面的优点，这是因为已知金属层本身的电阻率低于硅层约100倍。
通过SPE法，生长外延硅层41和无定形硅层42，然后，无定形硅层42被选择性除去。因此，不需要进行热处理来再生长外延硅，从而，不仅简化了工艺，而且减少了热积聚。
根据本发明，用于SPE法再生长的后续热处理被省略或者在CMP工艺之后进行，从而不仅减小了半导体器件的接触电阻，也提高了产品可靠性和产量。
本申请包含与于2005年4月25日提交到韩国专利局的韩国专利申请No.KR2005-0034106相关的主题，其全部内容通过引用并入本文。
虽然本发明相对特定的优选实施方案进行了描述，但显然对于本领域的技术人员来说，可以对其进行各种改变和改进，而不背离由所附权利要求所限定的本发明的实质和范围。

Claims (40)

1.一种半导体器件，包括；
使用固相外延(SPE)法的外延层；
外延层上的第一金属层；
第一金属层上的氮化物基阻挡金属层；
阻挡金属层上的第二金属层；和
后退火处理之后，在外延层和第一金属层之间形成的金属硅化物层。
2.权利要求1的半导体器件，其中所述外延层选自外延硅层、外延锗层和外延锗化硅层之一。
3.权利要求1的半导体器件，其中所述外延层掺杂杂质的范围为约1.0×1018原子/cm3-约1.0×1021原子/cm3。
4.权利要求3的半导体器件，其中所述杂质是磷(P)和砷(As)之一。
5.权利要求1的半导体器件，其中所述第一金属层是选自钛(Ti)、钴(Co)和镍(Ni)之一。
6.权利要求1的半导体器件，其中所述阻挡金属层是氮化钛层和氮化钨层之一。
7.权利要求1的半导体器件，其中所述第二金属层包括钨(W)。
8.权利要求1的半导体器件，其中金属硅化物层选自硅化钛(TiSi2)、硅化钴(CoSi2)和硅化镍(NiSi2)之一。
9.一种半导体器件，包括：
提供有单元区域和外围电路区域的衬底；
通过将为外延层的第一接触层和为金属材料的第二接触层堆叠在单元区域上而形成的接点；和
通过将为外延层的第一ESD层和为金属材料的第二ESD层堆叠在衬底的外围电路区域上而形成的高架源极/漏极(ESD)。
10.权利要求9的半导体器件，其中第一接触层和第一ESD层是相同的外延层，并且第二层和第二ESD层是相同的金属层。
11.权利要求9的半导体器件，其中第一接触层和第一ESD层选自通过SPE法形成的外延硅、外延锗和外延锗化硅之一。
12.权利要求11的半导体器件，其中第一接触层和第一ESD层掺杂杂质的范围为约1.0×1018原子/cm3-约1.0×1021原子/cm3。
13.权利要求12的半导体器件，其中杂质是P和As之一。
14.权利要求9的半导体器件，其中第二接触层和第二ESD层各自包括：
在第一接触层和第一ESD层上的第一金属层；
第一金属层上的氮化物基阻挡金属层；
阻挡金属层上的第二金属层；和
在第一接触层/第一ESD层和第一金属层之间形成的金属硅化物层。
15.权利要求14的半导体器件，其中所述金属层选自Ti、Co和Ni之一。
16.权利要求14的半导体器件，其中所述阻挡金属层选自氮化钛层和氮化钨层之一。
17.权利要求14的半导体器件，其中所述第二金属层包括W。
18.权利要求14的半导体器件，其中所述金属硅化物层选自TiSi2、CoSi2和NiSi2之一。
19.一种制造半导体器件的方法，包括以下步骤：
形成提供有单元区域和外围电路区域的衬底，从而形成提供有单元区域上的接触孔和外围电路区域上的ESD孔的结构；
利用SPE法形成填充接触孔和ESD孔部分区域的外延层，并且在外延层上形成由无定形层制成的第一接触层第一ESD层，以填充接触孔和ESD孔的剩余部分；
从第一接触层和第一ESD层选择性除去无定形层；和
在由除去无定形层后残余的外延层制成的第一接触层和第一ESD层上，形成由填充接触孔和ESD孔的金属接触层制成的第二接触层和第二ESD层。
20.权利要求19的方法，其中选择性除去无定形层的步骤通过干蚀刻法完成。
21.权利要求20的方法，其中干蚀刻法利用溴化氢(HBr)和氯气(Cl2)的混合气体实现。
22.权利要求19的方法，其中选择性除去无定形层的步骤通过湿蚀刻法完成。
23.权利要求22的方法，其中湿蚀刻法利用氢氧化铵(NH4OH)溶液实现。
24.权利要求19的方法，其中由外延层制成的第一接触层和第一ESD层利用选自外延硅、外延锗和外延锗化硅之一形成。
25.权利要求24的方法，其中外延层掺杂杂质的范围为约1.0×1018原子/cm3-约1.0×1021原子/cm3。
26.权利要求25的方法，其中所述杂质是P和As之一。
27.权利要求19的方法，形成第二接触层和第二ESD层的步骤包括：
在外延层上形成第一金属层；
在第一金属层上形成氮化物基阻挡金属层；和
在阻挡金属层上形成第二金属层。
28.权利要求27的方法，其中所述第一金属层选自Ti、Co和Ni之一。
29.权利要求27的方法，其中所述阻挡金属层选自氮化钛层和氮化钨层之一。
30.权利要求27的方法，其中所述第二金属层由W制成。
31.权利要求27的方法，其中还包括在形成第一金属层的步骤完成后，通过经热处理引发外延层与第一金属层之间的反应而形成金属硅化物层的步骤。
32.权利要求31的方法，其中所述金属硅化物层选自TiSi2、CoSi2和NiSi2之一。
33.权利要求19的方法，其中形成在衬底上提供有接触孔的结构的步骤还包括对接触孔进行预处理清洗工艺的步骤。
34.权利要求33的方法，其中预处理清洗工艺通过干式清洗工艺和湿式清洗工艺之一进行。
35.权利要求34的方法，其中湿式清洗工艺采用最后用氟化氢(HF)的清洗方法。
36.权利要求35的方法，其中HF-最后的清洗方法使用选自RNO[(H2SO4+H2O2)→(NH4OH+H2O2)→(HF-基BOE)]、RNF[(H2SO4+H2O2)→(NH4OH+H2O2)→HF]、RO[(H2SO4+H2O2)→(HF-基BOE)]、NO[(NH4OH+H2O2)→(HF-基BOE)]和RF[(NH4OH+H2O2)→HF]的化学溶液。
37.权利要求34的方法，其中干式清洗工艺通过等离子体清洗工艺和热烘工艺进行。
38.权利要求37的方法，其中等离子体清洗工艺使用选自氢(H2)、H2/氮(N2)、三氟化氮(NF3)、氨(NH3)和四氟甲烷(CF4)的环境气体。
39.权利要求33的方法，其中湿式清洗工艺在约25℃-约400℃的温度范围内进行。
40.权利要求34的方法，其中干式清洗工艺通过在约25℃-约400℃的温度范围内进行的等离子工艺或者在约700℃-约900℃的温度范围内进行的快速热烘工艺来进行。
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