JP2011077072A - 固体撮像素子及びその製造方法 - Google Patents
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Abstract
【課題】画素領域のコンタクト抵抗を抑制しつつ良質な画像を得ることができる固体撮像素子を提供する。
【解決手段】画素領域にトランジスタを有するMOS型の固体撮像素子であって、前記トランジスタのソース層及びドレイン層を備えた半導体基板１０１と、半導体基板１０１上に形成された絶縁膜１３３と、絶縁膜１３３上に形成された配線層１３４と、絶縁膜１３３を貫通して前記トランジスタのソース層及びドレイン層の一方と配線層１３４とを繋ぐよう形成されたコンタクトプラグとを備え、前記コンタクトプラグの一端がコンタクトされている、前記トランジスタのソース層及びドレイン層の一方は、そのコンタクトプラグとコンタクトしている領域がシリサイド化されており、シリサイド化された領域の幅が、前記コンタクトプラグの幅と等しい。
【選択図】図３
【解決手段】画素領域にトランジスタを有するMOS型の固体撮像素子であって、前記トランジスタのソース層及びドレイン層を備えた半導体基板１０１と、半導体基板１０１上に形成された絶縁膜１３３と、絶縁膜１３３上に形成された配線層１３４と、絶縁膜１３３を貫通して前記トランジスタのソース層及びドレイン層の一方と配線層１３４とを繋ぐよう形成されたコンタクトプラグとを備え、前記コンタクトプラグの一端がコンタクトされている、前記トランジスタのソース層及びドレイン層の一方は、そのコンタクトプラグとコンタクトしている領域がシリサイド化されており、シリサイド化された領域の幅が、前記コンタクトプラグの幅と等しい。
【選択図】図３
Description
本発明は、固体撮像素子及びその製造方法に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）型固体撮像素子の画素領域の構造に関する。
ＭＯＳ型固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどの撮像デバイスとして広く用いられており、一枚の半導体基板に、行列状に配置された複数の画素からなる画素領域と、この画素領域の各画素から信号を取り出す周辺回路領域とを有する構成となっている。このＭＯＳ型固体撮像素子は、画素領域における画素毎に複数のトランジスタを有しているが、以下では、画素領域における一つのトランジスタに着目して同素子の構成についてさらに詳細に説明する。まず、半導体基板の画素領域にはトランジスタのソース層及びドレイン層が備えられており、半導体基板上には絶縁膜を介して配線層が形成されている。また、この配線層と、画素領域に備えられたトランジスタのソース層及びドレイン層の各々とを繋ぐように、絶縁膜を貫通して複数のコンタクトプラグが形成されている。
続いて、コンタクトプラグの形成手順について説明する。まず、半導体基板の画素領域にトランジスタのソース層及びドレイン層を形成した後、半導体基板上に金属膜を形成する。金属膜形成後、半導体基板を熱処理することにより、トランジスタのソース層及びドレイン層の表面領域をシリサイド化する（以下、シリサイド化された領域を「シリサイド膜」という）。熱処理後、シリサイド化せず残存した金属膜を除去した後、半導体基板上に絶縁膜を形成する。その後、エッチングにより、トランジスタのソース層及びドレイン層上の絶縁膜を除去してコンタクトホールを形成する。最後に、各コンタクトホールに導電性材料を埋め込むことにより、シリサイド膜上にコンタクトプラグを形成する。
このように、コンタクトプラグを形成する際には、コンタクトプラグの一端がコンタクトされる、トランジスタのソース層及びドレイン層をシリサイド化することにより、コンタクト抵抗を低減し、ＭＯＳ型固体撮像素子の動作の高速化を図っている。コンタクトプラグの形成手順に関する先行技術文献としては、特許文献１に記載のものがある。
ところで、上述の形成手順においては、コンタクトホール形成前に予めソース層及びドレイン層にシリサイド膜が形成されているが、このシリサイド膜は、コンタクトホールの幅よりも広めに形成される。これは、製造工程のバラツキを考慮したものであり、コンタクトホールの合わせズレなどが生じても、シリサイド膜上にコンタクトホールを形成できるよう、マージンを確保したものである。
また近年、画素領域における画素数の増加に伴い、半導体基板の画素領域に形成されるソース層やドレイン層の微細化が進んでいる。
そのため、例えばｐ型半導体基板に形成されたｎ型ソース層に、マージンを確保するようにシリサイド膜を形成すると、このシリサイド膜とｐ型半導体基板とがｎ型ソース層を介して非常に近接した位置関係となる。
そのため、例えばｐ型半導体基板に形成されたｎ型ソース層に、マージンを確保するようにシリサイド膜を形成すると、このシリサイド膜とｐ型半導体基板とがｎ型ソース層を介して非常に近接した位置関係となる。
ここで、シリサイド膜形成時にはシリサイドスパイクが形成されることがある。シリサイドスパイクとは、シリサイド膜の一部が異常成長したものである。
シリサイド膜とｐ型半導体基板とが非常に近接した位置関係にある状況でシリサイドスパイクが形成されると、このシリサイドスパイクが、ｎ型ソース層を突き抜けｐ型半導体基板にまで達することがある。そうすると、ｐｎ接合においてリーク電流が増大してしまう。画素領域での接合リークの増大は、画質の劣化につながり、例えば、フォトダイオードに光が入射せず電子が発生していない場合でも、電子を検出してしまう、所謂、白キズの原因となる。
シリサイド膜とｐ型半導体基板とが非常に近接した位置関係にある状況でシリサイドスパイクが形成されると、このシリサイドスパイクが、ｎ型ソース層を突き抜けｐ型半導体基板にまで達することがある。そうすると、ｐｎ接合においてリーク電流が増大してしまう。画素領域での接合リークの増大は、画質の劣化につながり、例えば、フォトダイオードに光が入射せず電子が発生していない場合でも、電子を検出してしまう、所謂、白キズの原因となる。
なお、ここでは、画素領域における一つのトランジスタについて説明してきたが、画素領域の他のトランジスタについても、コンタクトホール形成前に予めソース層及びドレイン層にシリサイド膜が形成されるため、同様の課題が生じる。
本発明は、画素領域のコンタクト抵抗を抑制しつつ良質な画像を得ることができる固体撮像素子を提供することを目的とする。
本発明は、画素領域のコンタクト抵抗を抑制しつつ良質な画像を得ることができる固体撮像素子を提供することを目的とする。
上記課題を解決するために、本発明の一実施形態である固体撮像素子は、画素領域にトランジスタを有するMOS型の固体撮像素子であって、前記トランジスタのソース層及びドレイン層を備えた半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された配線層と、前記絶縁膜を貫通して前記トランジスタのソース層及びドレイン層の一方と前記配線層とを繋ぐよう形成されたコンタクトプラグとを備え、前記コンタクトプラグの一端がコンタクトされている、前記トランジスタのソース層及びドレイン層の一方は、そのコンタクトプラグとコンタクトしている領域がシリサイド化されており、シリサイド化された領域の幅が、前記コンタクトプラグの幅と等しいことを特徴とする。
コンタクトプラグの一端がコンタクトされている、画素領域のトランジスタのソース層及びドレイン層の一方のシリサイド化された領域の幅が、当該コンタクトプラグの幅と等しいので、コンタクト抵抗の抑制を維持できる範囲内で、シリサイド化された領域の幅を必要最小限に抑えることができる。
したがって、たとえシリサイド化された領域にシリサイドスパイクが形成されたとしても、このシリサイドスパイクが、当該シリサイドスパイクが形成された層の側面を突き抜ける可能性は低減される。
したがって、たとえシリサイド化された領域にシリサイドスパイクが形成されたとしても、このシリサイドスパイクが、当該シリサイドスパイクが形成された層の側面を突き抜ける可能性は低減される。
その結果、画素領域におけるリーク電流の増大を抑制することができるので、良質な画像を得ることができる。
このように、本発明の一実施形態である固体撮像素子は、画素領域における、リーク電流の増大の抑制とコンタクト抵抗の抑制とを両立することができる。
このように、本発明の一実施形態である固体撮像素子は、画素領域における、リーク電流の増大の抑制とコンタクト抵抗の抑制とを両立することができる。
１．（実施の形態１）
１−１．固体撮像素子の全体構成
実施の形態１に係る固体撮像素子について説明する。図１は、実施の形態１における固体撮像素子を示す概略構成図である。図１に示すように、固体撮像装置１０は、ＭＯＳ型の固体撮像素子であり、画素領域１１および当該画素領域の周辺に配された周辺回路領域を備える。この周辺回路領域には、列アンプ群１２、ノイズキャンセル回路群１３、マルチプレクサ１４、負荷回路群１５、水平走査回路１６、出力アンプ１７、垂直走査回路１８、電圧発生回路１９およびタイミング制御部２０が含まれる。
１−１．固体撮像素子の全体構成
実施の形態１に係る固体撮像素子について説明する。図１は、実施の形態１における固体撮像素子を示す概略構成図である。図１に示すように、固体撮像装置１０は、ＭＯＳ型の固体撮像素子であり、画素領域１１および当該画素領域の周辺に配された周辺回路領域を備える。この周辺回路領域には、列アンプ群１２、ノイズキャンセル回路群１３、マルチプレクサ１４、負荷回路群１５、水平走査回路１６、出力アンプ１７、垂直走査回路１８、電圧発生回路１９およびタイミング制御部２０が含まれる。
画素領域１１には行列状に配列された複数の画素１が含まれている。また画素領域１１の各列に対応して列アンプ２、ノイズキャンセル回路３、スイッチ素子４および負荷回路５が配設されている。
画素領域１１に含まれる画素１は、垂直走査回路１８の動作により、行単位でリセット、電荷蓄積、読み出しが行われる。行単位で読み出された画素信号は各列の列アンプ２により増幅され、ノイズキャンセル回路３によりアンプのオフセットばらつきがキャンセルされて保持される。ノイズキャンセル回路群１３に保持された１行分の画素信号は、水平走査回路１６の動作により、マルチプレクサ１４および出力アンプ１７を経由して順次出力される。
画素領域１１に含まれる画素１は、垂直走査回路１８の動作により、行単位でリセット、電荷蓄積、読み出しが行われる。行単位で読み出された画素信号は各列の列アンプ２により増幅され、ノイズキャンセル回路３によりアンプのオフセットばらつきがキャンセルされて保持される。ノイズキャンセル回路群１３に保持された１行分の画素信号は、水平走査回路１６の動作により、マルチプレクサ１４および出力アンプ１７を経由して順次出力される。
電圧発生回路１９は、固体撮像装置１０内の各回路に必要な各種電圧を発生させる。
タイミング制御部２０は、固体撮像装置１０内の各回路を同期させて駆動する。
１−１−１．固体撮像素子の回路構成
図２は、実施の形態１における固体撮像素子の一部を示す回路図である。具体的には、ある列の１つの画素１、列アンプ２およびノイズキャンセル回路３が挙げられている。
タイミング制御部２０は、固体撮像装置１０内の各回路を同期させて駆動する。
１−１−１．固体撮像素子の回路構成
図２は、実施の形態１における固体撮像素子の一部を示す回路図である。具体的には、ある列の１つの画素１、列アンプ２およびノイズキャンセル回路３が挙げられている。
画素１は、フォトダイオード（ＰＤ）、フローティングディフュージョン部（ＦＤ）、リセットトランジスタＭ１１、転送トランジスタＭ１２、増幅トランジスタＭ１３、および選択トランジスタＭ１４を備える。
また、列アンプ２は、入力容量Ｃ１、負荷部（負荷トランジスタ）Ｍ５１、駆動部（駆動トランジスタ）Ｍ５２、リセット部（リセットトランジスタ）Ｍ５３及びフィードバック容量Ｃ２を備える。
また、列アンプ２は、入力容量Ｃ１、負荷部（負荷トランジスタ）Ｍ５１、駆動部（駆動トランジスタ）Ｍ５２、リセット部（リセットトランジスタ）Ｍ５３及びフィードバック容量Ｃ２を備える。
さらに、ノイズキャンセル回路３は、クランプ容量Ｃｃ、サンプルホールド容量ＣｓおよびスイッチトランジスタＭ３１を備える。
このように固体撮像素子１０は、画素領域にも周辺回路領域にもトランジスタを含んで構成されている。
１−１−２．固体撮像素子の構造
図３は、実施の形態１における固体撮像素子の一部を示す概略断面図である。具体的には、画素領域１１に含まれる１つの画素１と周辺回路領域の１つのトランジスタ（駆動トランジスタＭ５２）が挙げられている。
このように固体撮像素子１０は、画素領域にも周辺回路領域にもトランジスタを含んで構成されている。
１−１−２．固体撮像素子の構造
図３は、実施の形態１における固体撮像素子の一部を示す概略断面図である。具体的には、画素領域１１に含まれる１つの画素１と周辺回路領域の１つのトランジスタ（駆動トランジスタＭ５２）が挙げられている。
固体撮像素子１０は、図３に示すように、低濃度のｐ型半導体基板１０１と、ｐ型半導体基板１０１上に形成された絶縁膜１３３と、絶縁膜１３３上に形成された配線層１３４とを備えている。
低濃度のｐ型半導体基板１０１には、高濃度のｐ型ウェル層１０１ａが形成されており、ｐ型ウェル層１０１ａ内の画素領域にはｎ型光電変換層１０２と、ｎ型ＦＤ層１０６と、ｎ型ソースドレイン層１１１、１１４、１１９、１１２とが、それぞれ離れて形成されている。ｎ型光電変換層１０２には高濃度のＰ型注入層１０３が形成されている。
低濃度のｐ型半導体基板１０１には、高濃度のｐ型ウェル層１０１ａが形成されており、ｐ型ウェル層１０１ａ内の画素領域にはｎ型光電変換層１０２と、ｎ型ＦＤ層１０６と、ｎ型ソースドレイン層１１１、１１４、１１９、１１２とが、それぞれ離れて形成されている。ｎ型光電変換層１０２には高濃度のＰ型注入層１０３が形成されている。
ｎ型光電変換層１０２とｎ型ＦＤ層１０６とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ここで、ｎ型光電変換層１０２が転送トランジスタＭ１２のソースに相当し、ｎ型ＦＤ層１０６が転送トランジスタＭ１２のドレインに相当し、ゲート電極１０５が転送トランジスタＭ１２のゲートに相当する。
ｎ型ＦＤ層１０６とｎ型ソースドレイン層１１１とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１０９を介してゲート電極１１０が形成されている。ここで、ｎ型ＦＤ層１０６がリセットトランジスタＭ１１のソースに相当し、ｎ型ソースドレイン層１１１がリセットトランジスタＭ１１のドレインに相当し、ゲート電極１１０がリセットトランジスタＭ１１のゲートに相当する。
ｎ型ソースドレイン層１１４とｎ型ソースドレイン層１１９とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１１７を介してゲート電極１１８が形成されている。ここで、ｎ型ソースドレイン層１１９が増幅トランジスタＭ１３のソースに相当し、ｎ型ソースドレイン層１１４が増幅トランジスタＭ１３のドレインに相当し、ゲート電極１１８が増幅トランジスタＭ１３のゲートに相当する。
ｎ型ソースドレイン層１１９とｎ型ソースドレイン層１２２とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１２０を介してゲート電極１２１が形成されている。ここで、ｎ型ソースドレイン層１２２が選択トランジスタＭ１４のソースに相当し、ｎ型ソースドレイン層１１９が選択トランジスタＭ１４のドレインに相当し、ゲート電極１２１が選択トランジスタＭ１４のゲートに相当する。
また、ｎ型ＦＤ層１０６の表面領域の一部はシリサイド化されており、このシリサイド化された領域（以下、「シリサイド膜」ともいい、このシリサイド膜は例えば、ニッケルシリサイド膜である）１０７には、絶縁膜１３３を貫通してコンタクトプラグ１０８の一端がコンタクトされている。コンタクトプラグ１０８の他端は、絶縁膜１３３上に形成された配線層１３４とコンタクトされている。ここで、シリサイド膜１０７の幅とコンタクトプラグ１０８の幅とが等しくなっている。
同様に、ｎ型ソースドレイン層１１１、１１４、１２２の表面領域の一部はそれぞれシリサイド化されており、これらシリサイド化された領域１１２、１１５、１２３には、絶縁膜１３３を貫通して対応するコンタクトプラグ１１３、１１６、１２４の一端がコンタクトされている。コンタクトプラグ１１３、１１６、１２４の他端は、絶縁膜１３３上に形成された配線層１３４とコンタクトされている。ここで、シリサイド膜１１２、１１５、１２３の幅とコンタクトプラグ１１３、１１６、１２４の幅とが等しくなっている。
また、画素１に含まれるｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域の一部に形成される各シリサイド膜の幅は、３０ｎｍ〜１５０ｎｍであり、特に、４０ｎｍ〜８０ｎｍであるのが望ましい。また、各シリサイド膜の膜厚は、１ｎｍ〜１５ｎｍであり、特に、１ｎｍ〜１０ｎｍであるのが望ましい。
また、ｐ型ウェル層１０１ａ内の周辺回路領域にはｎ型ソースドレイン層１２５と、ｎ型ソースドレイン層１３０とが、それぞれ離れて形成されている。
ｎ型ソースドレイン層１２５とｎ型ソースドレイン層１３０とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１２８を介してゲート電極１２９が形成されている。ここで、ｎ型ソースドレイン層１３０が駆動トランジスタＭ５２のソースに相当し、ｎ型ソースドレイン層１２５が駆動トランジスタＭ５２のドレインに相当し、ゲート電極１２９が駆動トランジスタＭ５２のゲートに相当する。
ｎ型ソースドレイン層１２５とｎ型ソースドレイン層１３０とに挟まれるｐ型チャネル領域上には、ゲート絶縁膜１２８を介してゲート電極１２９が形成されている。ここで、ｎ型ソースドレイン層１３０が駆動トランジスタＭ５２のソースに相当し、ｎ型ソースドレイン層１２５が駆動トランジスタＭ５２のドレインに相当し、ゲート電極１２９が駆動トランジスタＭ５２のゲートに相当する。
ｎ型ソースドレイン層１２５、１３０の表面領域の一部はそれぞれシリサイド化されており、これらシリサイド化された領域１２６、１３１には、絶縁膜１３３を貫通して、対応するコンタクトプラグ１２７、１３２の一端がコンタクトされている。コンタクトプラグ１２７、１３２の他端は、絶縁膜１３３上に形成された配線層１３４とコンタクトされている。また、シリサイド膜１２６、１３１の幅は、コンタクトプラグ１２７、１３２の幅より広く形成されている。
周辺回路領域に含まれるｎ型ソースドレイン層１２５、１３０の表面領域の一部に形成される各シリサイド膜の最小幅は、コンタクトプラグ１２７、１３２の幅にリソグラフィの重ね合わせ精度１６ｎｍ〜８０ｎｍを加えた値である。また、各シリサイド膜の膜厚は、２０ｎｍ〜５０ｎｍであり、特に、２０ｎｍ〜３０ｎｍであるのが望ましい。
このように、本実施の形態に係る固体撮像素子１では、画素１に含まれるｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域の一部に形成される各シリサイド膜の幅が、当該シリサイド膜上に形成されるコンタクトプラグの幅と等しくなっていることが第１の特徴である。
このように、本実施の形態に係る固体撮像素子１では、画素１に含まれるｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域の一部に形成される各シリサイド膜の幅が、当該シリサイド膜上に形成されるコンタクトプラグの幅と等しくなっていることが第１の特徴である。
シリサイド膜の膜厚に着目した場合に、画素１に含まれるｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域の一部に形成された各シリサイド膜の膜厚の方が、周辺回路領域に含まれるｎ型ソースドレイン層１２５、１３０の表面領域の一部に形成された各シリサイド膜の膜厚よりも薄くなっていることが第２の特徴である。
固体撮像素子１０がこれらの特徴を有するので、画素領域においてコンタクト抵抗の抑制を維持できる範囲内で、ｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２のそれぞれにおけるシリサイド化された領域の幅を必要最小限に抑えることができる。
したがって、たとえシリサイド化された領域にシリサイドスパイクが形成されたとしても、このシリサイドスパイクが、当該シリサイドスパイクが形成された層を突き抜けてｐ型ウェル層１０１ａに達する可能性は低減される。その結果、画素領域におけるリーク電流の増大を抑制することができるので、良質な画像を得ることができる。また、コンタクトが高抵抗化した場合、Ｄレンジが狭くなり最悪の場合、黒キズとなってしまうが、コンタクト抵抗の抑制できることにより熱雑音も抑制できＤレンジも維持できる。
したがって、たとえシリサイド化された領域にシリサイドスパイクが形成されたとしても、このシリサイドスパイクが、当該シリサイドスパイクが形成された層を突き抜けてｐ型ウェル層１０１ａに達する可能性は低減される。その結果、画素領域におけるリーク電流の増大を抑制することができるので、良質な画像を得ることができる。また、コンタクトが高抵抗化した場合、Ｄレンジが狭くなり最悪の場合、黒キズとなってしまうが、コンタクト抵抗の抑制できることにより熱雑音も抑制できＤレンジも維持できる。
このように固体撮像素子１０は、画素領域における、リーク電流の増大の抑制とコンタクト抵抗の抑制とを両立することができる。
なお、ここでは、画素領域１１に含まれる１つの画素１について説明したが、画素領域１１における他の画素についても同様の構成となる。周辺回路領域のトランジスタとして、駆動トランジスタＭ５２を例に挙げて説明したが、シリサイド膜の幅及び膜厚については、周辺回路領域の他のトランジスタについても駆動トランジスタＭ５２におけるシリサイド膜の幅及び膜厚と同様である。
なお、ここでは、画素領域１１に含まれる１つの画素１について説明したが、画素領域１１における他の画素についても同様の構成となる。周辺回路領域のトランジスタとして、駆動トランジスタＭ５２を例に挙げて説明したが、シリサイド膜の幅及び膜厚については、周辺回路領域の他のトランジスタについても駆動トランジスタＭ５２におけるシリサイド膜の幅及び膜厚と同様である。
１−２．固体撮像素子の製造方法
続いて、固体撮像素子の製造方法について説明する。図４〜６は、製造方法における各工程での固体撮像素子の構成を示す断面図である。各図の左側は、周辺回路領域のｎ型ソースドレイン層を代表してｎ型ソースドレイン層１２５について示しており、各図の右側は、画素領域に含まれる画素１のｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２を代表してｎ型ソースドレイン層１２２について示している。
続いて、固体撮像素子の製造方法について説明する。図４〜６は、製造方法における各工程での固体撮像素子の構成を示す断面図である。各図の左側は、周辺回路領域のｎ型ソースドレイン層を代表してｎ型ソースドレイン層１２５について示しており、各図の右側は、画素領域に含まれる画素１のｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２を代表してｎ型ソースドレイン層１２２について示している。
まず、ｐ型半導体基板１０１にｐ型ウェル層１０１ａを形成した後、ｐ型ウェル層１０１ａ内の画素領域にｎ型ソースドレイン層１２２を、周辺回路領域にｎ型ソースドレイン層１２５をそれぞれ形成する（不図示）。そして、図４（ａ）に示すように、画素領域に形成されたｎ型ソースドレイン層１２２上に、シリサイドブロック膜（例えば、シリコン酸化膜）２０１を形成した後、当該シリサイドブロック膜２０１及び周辺回路領域のｎ型ソースドレイン層１２５上に第１の金属膜（例えば、Ｎｉ（ニッケル）膜）２０２を形成する。ここで、形成されるＮｉ膜２０２は、５ｎｍ〜１５ｎｍであり、特に、８ｎｍ〜１３ｎｍであるのが望ましい。
次に、図示しないｐ半導体基板１０１に対して熱処理を施すことにより、図４（ｂ）に示すように、周辺回路領域のｎ型ソースドレイン層１２５において、その表面領域をシリサイド化する（以下、シリサイド化された領域を「Ｎｉシリサイド膜１２６」という）。画素領域のｎ型ソースドレイン層１２２上にはシリサイドブロック膜２０１が形成されているため、Ｎｉ原子がｎ型ソースドレイン層１２２に拡散するのを抑止する。その結果、画素領域のｎ型ソースドレイン層１２２はシリサイド化されず、周辺回路領域のｎ型ソースドレイン層１２５のみシリサイド化される。ここで、形成されるＮｉシリサイド膜１２６は、数１０ｎｍ程度の膜厚であるのが望ましい。
次に、未反応のＮｉ膜２０２及びシリサイドブロック膜２０１を除去した後、図４（ｃ）に示すように、ｐ型半導体基板１０１（不図示）（ｎ型拡散層１２５のＮｉシリサイド膜１２６及びｎ型拡散層１２２）上に、例えばシリコン酸化膜からなる絶縁膜２０３を堆積する。そして、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜２０３の表面を平坦化する。
次に、図５（ａ）に示すように、エッチングにより絶縁膜２０３を選択的に除去して、コンタクトホール２０４を形成する。その後、図５（ｂ）に示すように、各コンタクトホール２０４の内周面及び底面を覆うように、例えば、スパッタ法を用いて1ｎｍ〜10ｎｍ、望ましくは1ｎｍ〜5ｎｍの膜厚の第２の金属膜（例えば、Ｎｉ膜）２０５を形成する。
次に、図示しないｐ半導体基板１０１に対して熱処理を施すことにより、コンタクトホール２０４により露出したｎ型ソースドレイン層１２２の表面領域をシリサイド化する。この際、絶縁膜２０３がマスクとして働いているため、自己整合的にＮｉシリサイド膜１２３が形成されることになる。コンタクトホール２０４により露出された領域にだけＮｉ膜２０５が形成されているので、形成されたＮｉシリサイド膜１２３の幅は、コンタクトホール２０４の幅と等しくなる。形成されるＮｉシリサイド膜１２３の膜厚については、10ｎｍ程度であるのが望ましい。
次に、図示しないｐ半導体基板１０１に対して熱処理を施すことにより、コンタクトホール２０４により露出したｎ型ソースドレイン層１２２の表面領域をシリサイド化する。この際、絶縁膜２０３がマスクとして働いているため、自己整合的にＮｉシリサイド膜１２３が形成されることになる。コンタクトホール２０４により露出された領域にだけＮｉ膜２０５が形成されているので、形成されたＮｉシリサイド膜１２３の幅は、コンタクトホール２０４の幅と等しくなる。形成されるＮｉシリサイド膜１２３の膜厚については、10ｎｍ程度であるのが望ましい。
また、コンタクトホール２０４により露出したｎ型ソースドレイン層１２５の表面領域については、すでにシリサイド化されているため、ｎ型ソースドレイン層１２２に比べ、Ｎｉ膜２０５の反応は鈍く、化学反応はあまり起こらない。
その後、未反応のＮｉ膜２０５を除去することにより、図６（ａ）に示す状態となる。
最後に、図６（ｂ）に示すように、各コンタクトホール２０４の内周面及び底面を覆うように、スパッタ法によりＴｉ膜、及びＭＯＣＶＤ法によりＴｉＮ膜を堆積して、Ｔｉ膜及びＴｉＮ膜からなる密着層２０６を形成する。その後、ＣＶＤ法により、タングステン（導電性材料）２０７を各コンタクトホール２０４内に埋め込んで、コンタクトプラグを形成する。
その後、未反応のＮｉ膜２０５を除去することにより、図６（ａ）に示す状態となる。
最後に、図６（ｂ）に示すように、各コンタクトホール２０４の内周面及び底面を覆うように、スパッタ法によりＴｉ膜、及びＭＯＣＶＤ法によりＴｉＮ膜を堆積して、Ｔｉ膜及びＴｉＮ膜からなる密着層２０６を形成する。その後、ＣＶＤ法により、タングステン（導電性材料）２０７を各コンタクトホール２０４内に埋め込んで、コンタクトプラグを形成する。
以上の各工程を経ることにより、画素領域ではコンタクトプラグの幅と同じ幅のシリサイド領域を形成することができる。
ここで、画素領域のｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域を金属によりシリサイド化する際、シリサイド化される層の幅（横）方向にも金属原子は多少拡散するため、実際には、コンタクトプラグの幅を超えてシリサイド化された領域が形成されることになる。ただし、本明細書では、この場合もシリサイド化された領域の幅とコンタクトプラグの幅とが等しいという。具体的には、シリサイド化された表面領域の幅と、コンタクトプラグの幅との差異が、10ｎｍ以内の場合には、両者の幅が等しいとする。
＜変形例＞
続いて、上記製造方法の一部を変更した変形例について説明する。図４（ａ）〜図５（ｂ）までの工程は、実施の形態１と同様であるため、ここでは、それ以降の工程について説明する。図７は、図５（ｂ）以降の工程における固体撮像素子の構成を示す断面図である。上記製造方法の図５（ｂ）の工程において、Ｎｉ膜２０５を形成した後、図６（ａ）の工程において、ｐ半導体基板１０１に対して熱処理を施したが、本変形例では、図７（ａ）に示すように、Ｎｉ膜２０５を形成した後、当該Ｎｉ膜２０５上にＴｉＮ膜２０８をさらに形成する。
ここで、画素領域のｎ型光電変換層１０２、ｎ型ＦＤ層１０６、及びｎ型ソースドレイン層１１１、１１４、１２２の表面領域を金属によりシリサイド化する際、シリサイド化される層の幅（横）方向にも金属原子は多少拡散するため、実際には、コンタクトプラグの幅を超えてシリサイド化された領域が形成されることになる。ただし、本明細書では、この場合もシリサイド化された領域の幅とコンタクトプラグの幅とが等しいという。具体的には、シリサイド化された表面領域の幅と、コンタクトプラグの幅との差異が、10ｎｍ以内の場合には、両者の幅が等しいとする。
＜変形例＞
続いて、上記製造方法の一部を変更した変形例について説明する。図４（ａ）〜図５（ｂ）までの工程は、実施の形態１と同様であるため、ここでは、それ以降の工程について説明する。図７は、図５（ｂ）以降の工程における固体撮像素子の構成を示す断面図である。上記製造方法の図５（ｂ）の工程において、Ｎｉ膜２０５を形成した後、図６（ａ）の工程において、ｐ半導体基板１０１に対して熱処理を施したが、本変形例では、図７（ａ）に示すように、Ｎｉ膜２０５を形成した後、当該Ｎｉ膜２０５上にＴｉＮ膜２０８をさらに形成する。
その後、図示しないｐ型半導体基板を熱処理することにより、図７（ｂ）に示すように、コンタクトホール２０４により露出したｎ型ソースドレイン層１２２の表面領域をシリサイド化し、Ｎｉシリサイド膜１２３を形成する。
最後に、図７（ｃ）に示すように、ＣＶＤ法により、タングステン（導電性材料）２０７を各コンタクトホール２０４内に埋め込んで、コンタクトプラグを形成する。したがって、各コンタクトホール２０４において、Ｎｉ膜２０５及びＴｉＮ膜２０８からなる密着層上にコンタクトプラグが形成されることになる。
最後に、図７（ｃ）に示すように、ＣＶＤ法により、タングステン（導電性材料）２０７を各コンタクトホール２０４内に埋め込んで、コンタクトプラグを形成する。したがって、各コンタクトホール２０４において、Ｎｉ膜２０５及びＴｉＮ膜２０８からなる密着層上にコンタクトプラグが形成されることになる。
これにより、未反応のＮｉ膜２０５を除去する工程を省略することができる。
＜補足＞
以上、本発明に係る固体撮像素子について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）上記実施の形態では、Ｎｉシリサイド膜１２６とＮｉシリサイド膜１２３とは、同じ材料の膜としたが、少なくとも一方が別の材料の膜であってもよい。例えば、Ｎｉシリサイド膜の代わりに、ＮｉＰｔシリサイド膜を形成するようにしてもよい。この場合、コンタクトホール２０４の内周面及び底面には、Ｎｉ膜（第２の金属膜）の代わりに、ＮｉＰｔ膜を形成することになる。
（２）また、上記実施の形態では、Ｎｉシリサイド膜を形成するとしたが、Ｎｉシリサイド膜の代わりに、Ｃｏ（コバルト）シリサイド膜、Ｆｅ（鉄）シリサイド膜、Ｔｉ（チタン）シリサイド膜、Ｍｇ（マグネシウム）シリサイド膜、タングステン（Ｗ）シリサイド膜、Ｐｄ（パラジウム）シリサイド膜、Ｐｔ（白金）シリサイド膜等を形成するとしてもよい。
（３）また、図１、２で示した回路構成は一例であり、他の構成であってもよい。
（４）また、ｐ型半導体基板１０１にｐ型ウェル層１０１ａを形成するとしたが、ｐ型ウェル層１０１ａを形成せず、ｐ型半導体基板１０１にｎ型ソースドレイン層等を形成するとしてもよい。
＜補足＞
以上、本発明に係る固体撮像素子について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）上記実施の形態では、Ｎｉシリサイド膜１２６とＮｉシリサイド膜１２３とは、同じ材料の膜としたが、少なくとも一方が別の材料の膜であってもよい。例えば、Ｎｉシリサイド膜の代わりに、ＮｉＰｔシリサイド膜を形成するようにしてもよい。この場合、コンタクトホール２０４の内周面及び底面には、Ｎｉ膜（第２の金属膜）の代わりに、ＮｉＰｔ膜を形成することになる。
（２）また、上記実施の形態では、Ｎｉシリサイド膜を形成するとしたが、Ｎｉシリサイド膜の代わりに、Ｃｏ（コバルト）シリサイド膜、Ｆｅ（鉄）シリサイド膜、Ｔｉ（チタン）シリサイド膜、Ｍｇ（マグネシウム）シリサイド膜、タングステン（Ｗ）シリサイド膜、Ｐｄ（パラジウム）シリサイド膜、Ｐｔ（白金）シリサイド膜等を形成するとしてもよい。
（３）また、図１、２で示した回路構成は一例であり、他の構成であってもよい。
（４）また、ｐ型半導体基板１０１にｐ型ウェル層１０１ａを形成するとしたが、ｐ型ウェル層１０１ａを形成せず、ｐ型半導体基板１０１にｎ型ソースドレイン層等を形成するとしてもよい。
本発明は、デジタルカメラ等に広く適用可能である。
１ 画素
２ 列アンプ
３ ノイズキャンセル回路
４ スイッチ素子
５ 負荷回路
１０ 固体撮像素子
１１ 画素領域
１２ 列アンプ群
１３ ノイズキャンセル回路群
１４ マルチプレクサ
１５ 負荷回路群
１６ 水平走査回路
１７ 出力アンプ
１８ 垂直走査回路
１９ 電圧発生回路
２０ タイミング制御部
２ 列アンプ
３ ノイズキャンセル回路
４ スイッチ素子
５ 負荷回路
１０ 固体撮像素子
１１ 画素領域
１２ 列アンプ群
１３ ノイズキャンセル回路群
１４ マルチプレクサ
１５ 負荷回路群
１６ 水平走査回路
１７ 出力アンプ
１８ 垂直走査回路
１９ 電圧発生回路
２０ タイミング制御部
Claims (5)
- 画素領域にトランジスタを有するMOS型の固体撮像素子であって、
前記トランジスタのソース層及びドレイン層を備えた半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された配線層と、前記絶縁膜を貫通して前記トランジスタのソース層及びドレイン層の一方と前記配線層とを繋ぐよう形成されたコンタクトプラグとを備え、
前記コンタクトプラグの一端がコンタクトされている、前記トランジスタのソース層及びドレイン層の一方は、そのコンタクトプラグとコンタクトしている領域がシリサイド化されており、
シリサイド化された領域の幅が、前記コンタクトプラグの幅と等しい
固体撮像素子。 - 前記画素領域の周辺に配された周辺回路領域にはトランジスタがさらに設けられており、
前記半導体基板は、前記周辺回路領域のトランジスタのソース層及びドレイン層をさらに備え、
前記固体撮像素子は、前記絶縁膜を貫通して前記周辺回路領域のトランジスタのソース層及びドレイン層の一方と前記配線層とを繋ぐよう形成されたコンタクトプラグをさらに備え、
前記コンタクトプラグの一端がコンタクトされている、前記周辺回路領域のトランジスタのソース層及びドレイン層の一方は、そのコンタクトプラグとコンタクトしている領域がシリサイド化されており、
前記画素領域のトランジスタのソース層またはドレイン層におけるシリサイド化された領域の厚みが、前記周辺回路領域のトランジスタのソース層またはドレイン層におけるシリサイド化された領域の厚みより薄い
請求項１記載の固体撮像素子。 - 前記画素領域及び前記周辺回路領域の各々のトランジスタにおけるシリサイド化された領域が、ともにニッケルシリサイド領域である
請求項２記載の固体撮像素子。 - MOS型の固体撮像素子の製造方法であって、
半導体基板の画素領域にトランジスタのソース層及びドレイン層を形成する第１の工程と、
前記半導体基板上に絶縁膜を形成する第２の工程と、
前記トランジスタのソース層及びドレイン層の少なくとも一方の層上の絶縁膜にコンタクトホールを形成する第３の工程と、
各コンタクトホール内に金属膜を形成する第４の工程と、
前記半導体基板を熱処理することで、前記トランジスタのソース層及びドレイン層の少なくとも前記一方の層においてコンタクトホールにより露出した表面領域をシリサイド化する第５の工程と、
残存した金属膜を除去した後、前記各コンタクトホールに導電性材料を埋め込むことにより、シリサイド化された領域上にコンタクトプラグを形成する第６の工程と
を含む固体撮像素子の製造方法。 - MOS型の固体撮像素子の製造方法であって、
半導体基板の画素領域に第１のトランジスタのソース層及びドレイン層を形成するとともに、当該画素領域の周辺に配された周辺回路領域に第２のトランジスタのソース層及びドレイン層を形成する第１の工程と、
前記半導体基板における画素領域上にシリサイドブロック膜を形成する第２の工程と、
画素領域に前記シリサイドブロックが形成された前記半導体基板上に第１の金属膜を形成する第３の工程と、
前記半導体基板を熱処理することで、第２のトランジスタのソース層及びドレイン層の少なくとも一方の表面領域をシリサイド化する第４の工程と、
残存した第１の金属膜及びシリサイドブロック膜を除去した後、前記半導体基板上に絶縁膜を形成する第５の工程と、
前記第１のトランジスタのソース層及びドレイン層の少なくとも一方の層上の絶縁膜に第１のコンタクトホールを形成するとともに、表面領域がシリサイド化された、前記第２のトランジスタのソース層及びドレイン層の少なくとも一方の層上の絶縁膜に第２のコンタクトホールを形成する第６の工程と、
各第１のコンタクトホール及び各第２のコンタクトホール内に第２の金属膜を形成する第７の工程と、
前記半導体基板を熱処理することで、前記第１のトランジスタのソース層及びドレイン層の少なくとも前記一方の層において第１のコンタクトホールにより露出した表面領域をシリサイド化するとともに、前記第２のトランジスタのソース層及びドレイン層の少なくとも前記一方の層において第２のコンタクトホールにより露出した表面領域をシリサイド化する第８の工程と、
残存した第２の金属膜を除去した後、前記各第１のコンタクトホールに導電性材料を埋め込むことにより、シリサイド化された領域上に第１のコンタクトプラグを形成するとともに、前記各第２のコンタクトホールに導電性材料を埋め込むことにより、シリサイド化された領域上に第２のコンタクトプラグを形成する第９の工程と
を含む固体撮像素子の製造方法。
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