JP2988862B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特に、隣接する電極間の絶縁特性を改善し
高集積度に適合し得る半導体素子の製造方法に関するも
のである。
方法に係り、特に、隣接する電極間の絶縁特性を改善し
高集積度に適合し得る半導体素子の製造方法に関するも
のである。
【０００２】
【従来の技術】一般に、半導体素子中ＤＲＡＭにおいて
は、一つのセル(cell)選択トランジスタと一つのキャパ
シターとを基本セルとするメモリ素子であって、前記セ
ル選択トランジスタのゲート端子はワードラインに連結
され、ドレイン端子はビットラインに連結され、ソース
端子は一方側端の接地された前記キャパシターに連結さ
れて、該キャパシターに蓄積された電荷の有無に従い情
報の貯蔵が行われる。
は、一つのセル(cell)選択トランジスタと一つのキャパ
シターとを基本セルとするメモリ素子であって、前記セ
ル選択トランジスタのゲート端子はワードラインに連結
され、ドレイン端子はビットラインに連結され、ソース
端子は一方側端の接地された前記キャパシターに連結さ
れて、該キャパシターに蓄積された電荷の有無に従い情
報の貯蔵が行われる。
【０００３】そして、１９７９年代末から最近開発され
たＤＲＡＭに至るまで、情報の大容量化及び高速化に適
合し得るように高集積度の半導体素子を製造する研究が
行われている。且つ、このような研究は、前述したよう
に、情報記憶に必要なキャパシターの確保に集中され、
初期には誘電体膜の構造を変更して高誘電率を有する誘
電体を使用したり、又は、初めの平面構造の基板上に溝
を形成し該溝をキャパシターとして用いたり、或いは、
基板上に導電層を積層し３次元的構造のキャパシターを
開発する等、多様な形態のキャパシターの開発研究がお
こなわれている。
たＤＲＡＭに至るまで、情報の大容量化及び高速化に適
合し得るように高集積度の半導体素子を製造する研究が
行われている。且つ、このような研究は、前述したよう
に、情報記憶に必要なキャパシターの確保に集中され、
初期には誘電体膜の構造を変更して高誘電率を有する誘
電体を使用したり、又は、初めの平面構造の基板上に溝
を形成し該溝をキャパシターとして用いたり、或いは、
基板上に導電層を積層し３次元的構造のキャパシターを
開発する等、多様な形態のキャパシターの開発研究がお
こなわれている。
【０００４】且つ、従来、前記３次元構造のスタックタ
イプ（stack type）キャパシターにおいては、図１１に
示すように、基板上に溝を形成するトレンチ（trench)
型と比べ製造が容易で、大量のキャパシタンスの確保が
可能であるという長所があるため、トランジスタのソー
ス／ドレイン領域に連結され書き入れ信号又は読み出し
信号を伝達するビットラインＢＬをワードラインＷＬと
交差するように配列していた。
イプ（stack type）キャパシターにおいては、図１１に
示すように、基板上に溝を形成するトレンチ（trench)
型と比べ製造が容易で、大量のキャパシタンスの確保が
可能であるという長所があるため、トランジスタのソー
ス／ドレイン領域に連結され書き入れ信号又は読み出し
信号を伝達するビットラインＢＬをワードラインＷＬと
交差するように配列していた。
【０００５】即ち、図１２に示すように、活性領域と非
活性領域とを区分するため形成されたフィールド酸化膜
２０と、該フィルド酸化膜２０上に絶縁物質と導電物質
とを順次積層し形成されたゲート絶縁膜及びゲート電極
４と、該ゲート電極４をマスクとし前記半導体基板上に
不純物を注入し形成されたソース／ドレイン領域２と、
前記ゲート電極４を上部構造物と絶縁させるゲート酸化
膜５と、後述のコンタクトホールを通って前記ソース／
ドレイン領域２に連結させる導電物質を蒸着して形成さ
れたストレージ電極（storage electrodi）６と、該ス
トレージ電極６上に誘電物質を蒸着して形成された誘電
体膜と、該誘電体膜上に導電物質を蒸着して形成された
プレート電極（plate electrode）７と、該プレート電
極７上に形成され中央部位にコンタクトホールを有した
コンタクト酸化膜８と、該コンタクト酸化膜８上に導電
物質を蒸着して形成されたビットライン９と、該ビット
ライン９の形成後ビットラインと金属配線層１２とを絶
縁させるため絶縁物質を蒸着して形成された層間絶縁膜
１０と、該層間絶縁膜上に形成された金属配線層１２
と、から構成されていた。
活性領域とを区分するため形成されたフィールド酸化膜
２０と、該フィルド酸化膜２０上に絶縁物質と導電物質
とを順次積層し形成されたゲート絶縁膜及びゲート電極
４と、該ゲート電極４をマスクとし前記半導体基板上に
不純物を注入し形成されたソース／ドレイン領域２と、
前記ゲート電極４を上部構造物と絶縁させるゲート酸化
膜５と、後述のコンタクトホールを通って前記ソース／
ドレイン領域２に連結させる導電物質を蒸着して形成さ
れたストレージ電極（storage electrodi）６と、該ス
トレージ電極６上に誘電物質を蒸着して形成された誘電
体膜と、該誘電体膜上に導電物質を蒸着して形成された
プレート電極（plate electrode）７と、該プレート電
極７上に形成され中央部位にコンタクトホールを有した
コンタクト酸化膜８と、該コンタクト酸化膜８上に導電
物質を蒸着して形成されたビットライン９と、該ビット
ライン９の形成後ビットラインと金属配線層１２とを絶
縁させるため絶縁物質を蒸着して形成された層間絶縁膜
１０と、該層間絶縁膜上に形成された金属配線層１２
と、から構成されていた。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来のスタック型キャパシターにおいては、前記コンタク
ト酸化膜８を食刻してコンタクトホール（contact hol
e）を形成する時、ビットライン９の段差の増大を防止
するため、該コンタクトホールの上部を下部よりも広く
加工し傾斜されたコンタクトホールを形成すべきである
が、図１２中の符号（Ａ）に示したように、ゲート電極
とビットラインの間を離隔させる絶縁膜の厚さが薄くな
って半導体の集積度向上に従い素子が縮小されると、ゲ
ート電極とビットラインとが短絡する憂いがあるので半
導体素子の信頼性が低下するという不都合な点があっ
た。
来のスタック型キャパシターにおいては、前記コンタク
ト酸化膜８を食刻してコンタクトホール（contact hol
e）を形成する時、ビットライン９の段差の増大を防止
するため、該コンタクトホールの上部を下部よりも広く
加工し傾斜されたコンタクトホールを形成すべきである
が、図１２中の符号（Ａ）に示したように、ゲート電極
とビットラインの間を離隔させる絶縁膜の厚さが薄くな
って半導体の集積度向上に従い素子が縮小されると、ゲ
ート電極とビットラインとが短絡する憂いがあるので半
導体素子の信頼性が低下するという不都合な点があっ
た。
【０００７】本発明の目的は、ゲート電極の上部にキャ
ップ層を形成し、それらゲート電極とキャップ層との側
面に側壁スペーサを形成し、ビットラインを自己整合的
に形成させて絶縁特性を向上し得る半導体素子の製造方
法を提供しようとするものである。
ップ層を形成し、それらゲート電極とキャップ層との側
面に側壁スペーサを形成し、ビットラインを自己整合的
に形成させて絶縁特性を向上し得る半導体素子の製造方
法を提供しようとするものである。
【０００８】
【０００９】本発明の１つの態様に係る半導体素子の製
造方法においては、フィールド酸化膜により活性領域と
非活性領域とに区分される半導体基板の活性領域上に導
電物質を塗布し第１導電層を形成する工程と、該第１導
電層と上部構造物とを絶縁させるためキャップ層を形成
し、同一のマスクを用いて第１導電層及びキャップ層を
食刻する工程と、それら食刻された第１導電層とキャッ
プ層とをマスクとして半導体基板上にイオンを注入しソ
ース／ドレイン領域を形成する工程と、それら食刻され
た第１導電層とキャップ層との側面に側壁スペーサを形
成し該側壁スペーサの包含された全ての結果物上に表面
変化層を形成する工程と、該表面変化層上に保護膜及び
コンタクト酸化膜を順次積層する工程と、該コンタクト
酸化膜上に写真食刻マスクを形成しこれを用いて保護膜
及びコンタクト酸化膜を食刻し保護膜の所定領域を露出
させる工程と、それら食刻された保護膜及びコンタクト
酸化膜をマスクとして露出された表面変化層の所定領域
を食刻し、ソース／ドレイン領域を露出させてコンタク
トホールを形成する工程と、該コンタクトホールの包含
された全ての積層物上に導電物質を塗布し前記コンタク
トホールを通って前記ソース／ドレイン領域に連結され
る第２導電層を形成する工程と、を順次行うようになっ
ている。
造方法においては、フィールド酸化膜により活性領域と
非活性領域とに区分される半導体基板の活性領域上に導
電物質を塗布し第１導電層を形成する工程と、該第１導
電層と上部構造物とを絶縁させるためキャップ層を形成
し、同一のマスクを用いて第１導電層及びキャップ層を
食刻する工程と、それら食刻された第１導電層とキャッ
プ層とをマスクとして半導体基板上にイオンを注入しソ
ース／ドレイン領域を形成する工程と、それら食刻され
た第１導電層とキャップ層との側面に側壁スペーサを形
成し該側壁スペーサの包含された全ての結果物上に表面
変化層を形成する工程と、該表面変化層上に保護膜及び
コンタクト酸化膜を順次積層する工程と、該コンタクト
酸化膜上に写真食刻マスクを形成しこれを用いて保護膜
及びコンタクト酸化膜を食刻し保護膜の所定領域を露出
させる工程と、それら食刻された保護膜及びコンタクト
酸化膜をマスクとして露出された表面変化層の所定領域
を食刻し、ソース／ドレイン領域を露出させてコンタク
トホールを形成する工程と、該コンタクトホールの包含
された全ての積層物上に導電物質を塗布し前記コンタク
トホールを通って前記ソース／ドレイン領域に連結され
る第２導電層を形成する工程と、を順次行うようになっ
ている。
【００１０】
【発明の実施の形態】以下本発明に係る実施の形態に関
し、参考例とともに添付図面を用いて説明する。
し、参考例とともに添付図面を用いて説明する。
【００１１】先ず、本発明に関連する第１の参考例とし
ての半導体素子の製造方法においては、図１（Ａ）に示
すように、半導体基板２１上に絶縁物質及び導電物質と
して例えば不純物のドーピングされた多結晶シリコンを
順次積層しゲート絶縁膜及びゲート電極用第１導電層２
３を形成し、該第１導電層２３上に再び酸化膜を成長さ
せ第１キャップ層２４を形成する。次いで、該第１キャ
ップ層２４上に窒化物、シリコン、及びポリイミド中何
れ一つを蒸着し第２キャップ層２５を形成し、該第２キ
ャップ層２５上にフォトレジストを塗布し露光及び現像
を行って食刻マスクを形成し、これをマスクとして前記
ゲート絶縁膜、第１導電層２３、及び第１、第２キャッ
プ層２４、２５を夫々食刻する。次いで、それら食刻さ
れたゲート絶縁膜、第１導電層２３、及び第１、第２キ
ャップ層２４、２５をマスクとして半導体基板２１上に
ｎ型不純物を注入して低濃度不純物ドレイン（以下、Ｌ
ＤＤ；Lightly Doped Drain ）領域を形成する。
ての半導体素子の製造方法においては、図１（Ａ）に示
すように、半導体基板２１上に絶縁物質及び導電物質と
して例えば不純物のドーピングされた多結晶シリコンを
順次積層しゲート絶縁膜及びゲート電極用第１導電層２
３を形成し、該第１導電層２３上に再び酸化膜を成長さ
せ第１キャップ層２４を形成する。次いで、該第１キャ
ップ層２４上に窒化物、シリコン、及びポリイミド中何
れ一つを蒸着し第２キャップ層２５を形成し、該第２キ
ャップ層２５上にフォトレジストを塗布し露光及び現像
を行って食刻マスクを形成し、これをマスクとして前記
ゲート絶縁膜、第１導電層２３、及び第１、第２キャッ
プ層２４、２５を夫々食刻する。次いで、それら食刻さ
れたゲート絶縁膜、第１導電層２３、及び第１、第２キ
ャップ層２４、２５をマスクとして半導体基板２１上に
ｎ型不純物を注入して低濃度不純物ドレイン（以下、Ｌ
ＤＤ；Lightly Doped Drain ）領域を形成する。
【００１２】次いで、図１（Ｂ）及び（Ｃ）に示すよう
に、該ＬＤＤ領域を包含した全ての積層物上に低圧化学
気相蒸着（ＬＰＣＶＤ；Low Pressure Chemical Vapor
Deposition）法により１０００Åー１５００Å厚さの酸
化膜を形成し、反応性イオン食刻（RIF;Reactive Ion E
tching）の異方性乾式食刻法によりエッチバック（etch
back）して、それら食刻されたゲート絶縁膜、第１導
電層２３、及び第１、第２キャップ層２４、２５の側面
に側壁スペーサ２６を形成する。且つ、図１（Ｄ）に示
すように、該側壁スペーサ２６をマスクとして前記半導
体基板２１上に再びｎ型不純物をイオン注入しソース／
ドレイン領域２２を形成するが、この工程は省略するこ
ともできる。
に、該ＬＤＤ領域を包含した全ての積層物上に低圧化学
気相蒸着（ＬＰＣＶＤ；Low Pressure Chemical Vapor
Deposition）法により１０００Åー１５００Å厚さの酸
化膜を形成し、反応性イオン食刻（RIF;Reactive Ion E
tching）の異方性乾式食刻法によりエッチバック（etch
back）して、それら食刻されたゲート絶縁膜、第１導
電層２３、及び第１、第２キャップ層２４、２５の側面
に側壁スペーサ２６を形成する。且つ、図１（Ｄ）に示
すように、該側壁スペーサ２６をマスクとして前記半導
体基板２１上に再びｎ型不純物をイオン注入しソース／
ドレイン領域２２を形成するが、この工程は省略するこ
ともできる。
【００１３】次いで、図１（Ｅ）及び（Ｆ）に示すよう
に、該ソース／ドレイン領域２２の包含された全ての積
層物上に保護膜２７とコンタクト酸化膜２９とを順次積
層するが、この時、該保護膜２７はシリコンと窒化物中
何れ一つを低圧化学気相蒸着法により２００Åー１００
０Åの厚さで蒸着して形成し、前記コンタクト酸化膜２
９は化学気相蒸着法によりＢＰＳＧ（Boro-Phospho Si
licated Glass）だけ蒸着し、又は不純物のドーピング
されない酸化膜とＢＰＳＧの積層膜とを同様な方法によ
り５０００Åー６０００Å厚さで蒸着し８００℃以上の
温度に熱処理して平坦化させる。
に、該ソース／ドレイン領域２２の包含された全ての積
層物上に保護膜２７とコンタクト酸化膜２９とを順次積
層するが、この時、該保護膜２７はシリコンと窒化物中
何れ一つを低圧化学気相蒸着法により２００Åー１００
０Åの厚さで蒸着して形成し、前記コンタクト酸化膜２
９は化学気相蒸着法によりＢＰＳＧ（Boro-Phospho Si
licated Glass）だけ蒸着し、又は不純物のドーピング
されない酸化膜とＢＰＳＧの積層膜とを同様な方法によ
り５０００Åー６０００Å厚さで蒸着し８００℃以上の
温度に熱処理して平坦化させる。
【００１４】次いで、図１（Ｇ）に示すように、前記コ
ンタクト酸化膜２９上にフォトレジストを塗布し、露光
及び現像してコンタクトホールを形成するための食刻マ
スク３０を形成し、図１（Ｈ）に示すように、該食刻マ
スク３０を用いてＨＦの包含されたエッチ液にて食刻処
理し前記コンタクト酸化膜２９を部分的に除去する。こ
のとき、前記保護膜２７は前記コンタクト酸化膜２９に
対し食刻選択性を有するため食刻阻止層として作用す
る。
ンタクト酸化膜２９上にフォトレジストを塗布し、露光
及び現像してコンタクトホールを形成するための食刻マ
スク３０を形成し、図１（Ｈ）に示すように、該食刻マ
スク３０を用いてＨＦの包含されたエッチ液にて食刻処
理し前記コンタクト酸化膜２９を部分的に除去する。こ
のとき、前記保護膜２７は前記コンタクト酸化膜２９に
対し食刻選択性を有するため食刻阻止層として作用す
る。
【００１５】その後、図１（Ｉ）および（Ｊ）に示すよ
うに、前記食刻マスク３０を除去し、前記食刻されたコ
ンタクト酸化膜２９をマスクとして前記保護膜２７を食
刻した後、全ての積層物上に多結晶シリコンとＷＳｉ2
とを順次積層しビットライン用の第２導電層３２を形成
する。このとき、該ビットライン用第２導電層はＴｉ
Ｎ、ＴｉＷ及びＷの高融点金属物質の積層構造を使用す
ることもできる。
うに、前記食刻マスク３０を除去し、前記食刻されたコ
ンタクト酸化膜２９をマスクとして前記保護膜２７を食
刻した後、全ての積層物上に多結晶シリコンとＷＳｉ2
とを順次積層しビットライン用の第２導電層３２を形成
する。このとき、該ビットライン用第２導電層はＴｉ
Ｎ、ＴｉＷ及びＷの高融点金属物質の積層構造を使用す
ることもできる。
【００１６】本発明に関連する第２の参考例としての半
導体素子の製造方法においては、図２（Ａ）−（Ｈ）に
示したように、前記第１の参考例と同様に第１導電層２
３、第１キャップ層２４、第２キャップ層２５、側壁ス
ペーサ２６、保護膜２７、コンタクト酸化膜２９及び食
刻マスク３０を順次積層し、その後、図２（Ｉ）及び
（Ｊ）に示した工程を行う。
導体素子の製造方法においては、図２（Ａ）−（Ｈ）に
示したように、前記第１の参考例と同様に第１導電層２
３、第１キャップ層２４、第２キャップ層２５、側壁ス
ペーサ２６、保護膜２７、コンタクト酸化膜２９及び食
刻マスク３０を順次積層し、その後、図２（Ｉ）及び
（Ｊ）に示した工程を行う。
【００１７】即ち、図２（Ｉ）及び（Ｊ）に示すよう
に、前記食刻マスク３０を除去した後、前記コンタクト
酸化膜２９及び保護膜２７を順次エッチバックし前記第
２キャップ層２５と前記側壁スペーサ２６間のソース／
ドレイン領域２２とを露出させ、前記第２キャップ層を
湿式食刻と乾式食刻中何れ一つの食刻法により除去した
後、多結晶シリコン及びＷＳｉ2 を順次積層しビットラ
イン用第２導電層３２を形成する。
に、前記食刻マスク３０を除去した後、前記コンタクト
酸化膜２９及び保護膜２７を順次エッチバックし前記第
２キャップ層２５と前記側壁スペーサ２６間のソース／
ドレイン領域２２とを露出させ、前記第２キャップ層を
湿式食刻と乾式食刻中何れ一つの食刻法により除去した
後、多結晶シリコン及びＷＳｉ2 を順次積層しビットラ
イン用第２導電層３２を形成する。
【００１８】本発明に関連する第３と第４の参考例とし
ての半導体素子の製造方法においては、図３及び図４に
示すように、ゲート電極用第１導電層２３がゲート絶縁
膜及び第１、第２キャップ層よりも内方側に位置するよ
うに形成され離隔特性を向上させたものであって、図３
（Ａ）−（Ｊ）及び図４（Ａ）−（Ｊ）に示したよう
に、半導体基板２１上に活性領域と非活性領域とを区分
するためのフィールド酸化膜を形成した後、該活性領域
上にゲート絶縁膜、ゲート電極用第１導電層２３、及び
第１、第２キャップ層２４、２５を順次積層し、該第２
キャップ層２５上にフォトレジストを塗布した後露光及
び現像して食刻マスクを形成し、これを用いて前記ゲー
ト絶縁膜、第１導電層２３、及び第１、第２キャップ層
２４、２５を夫々食刻する。このとき、前記第１導電層
２３は不純物のドーピングされた多結晶シリコンを他の
層と一緒に食刻した後、Ｈ3 ＰＯ4 の包含された湿式溶
液又はＣＨＦ3 及びＯ2 の包含された化学的乾式食刻方
式を用いその側面を３００Åー１０００Åの深さだけ食
刻して得られる。前記第１キャップ層２４は１０００Å
ー３０００Å厚さの酸化膜に形成され、第２キャップ層
２５は２００Åー１０００Å厚さの窒化物又はシリコン
により形成される。その後、そられ食刻された第１、第
２キャップ層２４、２５をマスクとして半導体基板２１
上にｎ型不純物を注入しＬＤＤ領域を形成し、その後
は、前記第１及び第２参考例と同様にして第２導電層を
形成する。
ての半導体素子の製造方法においては、図３及び図４に
示すように、ゲート電極用第１導電層２３がゲート絶縁
膜及び第１、第２キャップ層よりも内方側に位置するよ
うに形成され離隔特性を向上させたものであって、図３
（Ａ）−（Ｊ）及び図４（Ａ）−（Ｊ）に示したよう
に、半導体基板２１上に活性領域と非活性領域とを区分
するためのフィールド酸化膜を形成した後、該活性領域
上にゲート絶縁膜、ゲート電極用第１導電層２３、及び
第１、第２キャップ層２４、２５を順次積層し、該第２
キャップ層２５上にフォトレジストを塗布した後露光及
び現像して食刻マスクを形成し、これを用いて前記ゲー
ト絶縁膜、第１導電層２３、及び第１、第２キャップ層
２４、２５を夫々食刻する。このとき、前記第１導電層
２３は不純物のドーピングされた多結晶シリコンを他の
層と一緒に食刻した後、Ｈ3 ＰＯ4 の包含された湿式溶
液又はＣＨＦ3 及びＯ2 の包含された化学的乾式食刻方
式を用いその側面を３００Åー１０００Åの深さだけ食
刻して得られる。前記第１キャップ層２４は１０００Å
ー３０００Å厚さの酸化膜に形成され、第２キャップ層
２５は２００Åー１０００Å厚さの窒化物又はシリコン
により形成される。その後、そられ食刻された第１、第
２キャップ層２４、２５をマスクとして半導体基板２１
上にｎ型不純物を注入しＬＤＤ領域を形成し、その後
は、前記第１及び第２参考例と同様にして第２導電層を
形成する。
【００１９】本発明に関連する第５参考例としての半導
体素子の製造方法においては、図５に示すように、前記
第１、第２キャップ層の代わりに単一のキャップ層２４
を形成し、第３参考例のように、ゲート電極用第１導電
層を前記キャップ層２４よりも内側方に位置するように
形成して前記保護膜２７をエッチバックする方法であっ
て、次のように行われる。
体素子の製造方法においては、図５に示すように、前記
第１、第２キャップ層の代わりに単一のキャップ層２４
を形成し、第３参考例のように、ゲート電極用第１導電
層を前記キャップ層２４よりも内側方に位置するように
形成して前記保護膜２７をエッチバックする方法であっ
て、次のように行われる。
【００２０】即ち、図５（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成した後、該活性領域上に絶縁物質を所
定厚さに塗布してゲート絶縁膜を形成し、該ゲート絶縁
膜上に不純物のドーピングされた多結晶シリコンを塗布
してゲート電極用第１導電層２３を形成し、該第１導電
層２３上に１０００Åー３０００Å厚さの酸化膜を成長
させキャップ層２４を形成した後、同一の食刻マスクを
用いてそれらゲート絶縁膜、第１導電層２３、及びキャ
ップ層２４を夫々食刻する。
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成した後、該活性領域上に絶縁物質を所
定厚さに塗布してゲート絶縁膜を形成し、該ゲート絶縁
膜上に不純物のドーピングされた多結晶シリコンを塗布
してゲート電極用第１導電層２３を形成し、該第１導電
層２３上に１０００Åー３０００Å厚さの酸化膜を成長
させキャップ層２４を形成した後、同一の食刻マスクを
用いてそれらゲート絶縁膜、第１導電層２３、及びキャ
ップ層２４を夫々食刻する。
【００２１】次いで、図３及び図４に示した第３及び第
４参考例と同様に、Ｈ3 ＰＯ4 の包含された湿式溶液、
又はＣＨＦ3 とＯ2 との包含された化学的乾式食刻方式
を用いて第１導電層２３の側面を３００Åー１０００Å
厚さだけ食刻する。その後、図５（Ｂ）ー（Ｈ）に示し
たように、図１（Ｂ）−（Ｈ）に示した第１参考例と同
様な方法にて側壁スペーサ２６、保護膜２７、コンタク
ト酸化膜２９及び食刻マスク３０を夫々順次積層する。
４参考例と同様に、Ｈ3 ＰＯ4 の包含された湿式溶液、
又はＣＨＦ3 とＯ2 との包含された化学的乾式食刻方式
を用いて第１導電層２３の側面を３００Åー１０００Å
厚さだけ食刻する。その後、図５（Ｂ）ー（Ｈ）に示し
たように、図１（Ｂ）−（Ｈ）に示した第１参考例と同
様な方法にて側壁スペーサ２６、保護膜２７、コンタク
ト酸化膜２９及び食刻マスク３０を夫々順次積層する。
【００２２】次いで、図５（Ｉ）に示すように、前記食
刻マスク３０を乾式又は湿式食刻により除去し、コンタ
クト酸化膜２９をエッチバックして保護膜２７が露出さ
れるようにした後、再び図５（Ｊ）に示すように、該保
護膜２７をエッチバックし前記側壁スペーサ２６間のソ
ース／ドレイン領域を露出させてコンタクトホールを形
成する。
刻マスク３０を乾式又は湿式食刻により除去し、コンタ
クト酸化膜２９をエッチバックして保護膜２７が露出さ
れるようにした後、再び図５（Ｊ）に示すように、該保
護膜２７をエッチバックし前記側壁スペーサ２６間のソ
ース／ドレイン領域を露出させてコンタクトホールを形
成する。
【００２３】次いで、図５（Ｋ）に示すように、該コン
タクトホールの包含された全ての積層物上に多結晶シリ
コン及びＷＳｉ2 を順次積層するか、又はＴｉＮ若しく
はＴｉＷの接着物質とＷの高融点金属物質とを積層した
後、該積層物質をパターニングし前記コンタクトホール
を通ってソース／ドレイン領域に接触されるビットライ
ン用第２導電層３２を形成する。
タクトホールの包含された全ての積層物上に多結晶シリ
コン及びＷＳｉ2 を順次積層するか、又はＴｉＮ若しく
はＴｉＷの接着物質とＷの高融点金属物質とを積層した
後、該積層物質をパターニングし前記コンタクトホール
を通ってソース／ドレイン領域に接触されるビットライ
ン用第２導電層３２を形成する。
【００２４】本発明に関連する第６参考例としての半導
体素子の製造方法においては、図６に示すように、前記
第５参考例と同様な酸化膜の単一キャップ層２４を形成
するが、該酸化膜の代わりに窒化膜とポリイミド中何れ
一つを使用して形成することもできる。且つ、第３参考
例と同様にゲート電極用第１導電層２３が前記キャップ
層２４よりも内方側に位置するように形成する。以下そ
の形成方法について説明する。
体素子の製造方法においては、図６に示すように、前記
第５参考例と同様な酸化膜の単一キャップ層２４を形成
するが、該酸化膜の代わりに窒化膜とポリイミド中何れ
一つを使用して形成することもできる。且つ、第３参考
例と同様にゲート電極用第１導電層２３が前記キャップ
層２４よりも内方側に位置するように形成する。以下そ
の形成方法について説明する。
【００２５】即ち、図６（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さで塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物の塗布された多結晶シリコンを塗布してゲート
電極用第１導電層２３を形成し、該第１導電層２３上に
１０００Åー３０００Å厚さに窒化膜とポリイミド中何
れ一つを蒸着してキャップ層２４を形成した後、同一の
食刻マスクを用いてそれらゲート絶縁膜、第１導電層２
３、及びキャップ層２４を夫々食刻する。
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さで塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物の塗布された多結晶シリコンを塗布してゲート
電極用第１導電層２３を形成し、該第１導電層２３上に
１０００Åー３０００Å厚さに窒化膜とポリイミド中何
れ一つを蒸着してキャップ層２４を形成した後、同一の
食刻マスクを用いてそれらゲート絶縁膜、第１導電層２
３、及びキャップ層２４を夫々食刻する。
【００２６】次いで、前記第１導電層２３は、図３及び
図４に示した第３及び第４参考例と同様に、Ｈ3 ＰＯ4
の包含された湿式溶液、又はＣＨＦ3 及びＯ2 の包含さ
れた化学的乾式食刻方式を用いその側面を３００Åー１
０００Å厚さだけ食刻を施して得る。その後、以後の図
６（Ｂ）ー（Ｄ）の工程を図１（Ｂ）ー（Ｄ）に示した
第１参考例と同様に施す。
図４に示した第３及び第４参考例と同様に、Ｈ3 ＰＯ4
の包含された湿式溶液、又はＣＨＦ3 及びＯ2 の包含さ
れた化学的乾式食刻方式を用いその側面を３００Åー１
０００Å厚さだけ食刻を施して得る。その後、以後の図
６（Ｂ）ー（Ｄ）の工程を図１（Ｂ）ー（Ｄ）に示した
第１参考例と同様に施す。
【００２７】次いで、図６（Ｅ）及び（Ｆ）に示すよう
に、前記ソース／ドレイン領域の包含された全ての積層
物上に所定厚さの保護膜２７を形成し、該保護膜２７上
にドーピングされないグラスを１０００Åー３０００Å
厚さで塗布した後、不純物のドーピングされないＢＰＳ
Ｇを５０００Åー６０００Å厚さで蒸着し、酸素の包含
された雰囲気で８００℃以上に熱処理し平坦性の良好な
コンタクト酸化膜２９を形成する。
に、前記ソース／ドレイン領域の包含された全ての積層
物上に所定厚さの保護膜２７を形成し、該保護膜２７上
にドーピングされないグラスを１０００Åー３０００Å
厚さで塗布した後、不純物のドーピングされないＢＰＳ
Ｇを５０００Åー６０００Å厚さで蒸着し、酸素の包含
された雰囲気で８００℃以上に熱処理し平坦性の良好な
コンタクト酸化膜２９を形成する。
【００２８】次いで、図６（Ｇ）に示したようにコンタ
クト酸化膜２９上にフォトレジストを塗布し露光及び現
像して食刻マスク３０を形成し、図６（Ｈ）に示すよう
に、該食刻マスク３０を用いて前記コンタクト酸化膜２
９を等方性食刻して保護膜２７を露出させ、その後、図
６（Ｉ）及び（Ｊ）に示すように、前記食刻マスク３０
を除去してコンタクト酸化膜２９と保護膜２７とを順次
エッチバックし、第１キャップ層２４の上部領域を露出
させると共に、ソース／ドレイン領域を露出させてコン
タクトホールを形成し、図６（Ｋ）に示すように、該コ
ンタクトホールの包含された全ての積層物上に多結晶シ
リコンとＷＳｉ2 とを順次積層するか、若しくはＴｉＮ
又はＴｉＷの接着物質とＷの高融点金属物質とを積層し
てパターニングし、前記コンタクトホールを通ってソー
ス／ドレイン領域に接触されるビットライン用第２導電
層３２を形成する。
クト酸化膜２９上にフォトレジストを塗布し露光及び現
像して食刻マスク３０を形成し、図６（Ｈ）に示すよう
に、該食刻マスク３０を用いて前記コンタクト酸化膜２
９を等方性食刻して保護膜２７を露出させ、その後、図
６（Ｉ）及び（Ｊ）に示すように、前記食刻マスク３０
を除去してコンタクト酸化膜２９と保護膜２７とを順次
エッチバックし、第１キャップ層２４の上部領域を露出
させると共に、ソース／ドレイン領域を露出させてコン
タクトホールを形成し、図６（Ｋ）に示すように、該コ
ンタクトホールの包含された全ての積層物上に多結晶シ
リコンとＷＳｉ2 とを順次積層するか、若しくはＴｉＮ
又はＴｉＷの接着物質とＷの高融点金属物質とを積層し
てパターニングし、前記コンタクトホールを通ってソー
ス／ドレイン領域に接触されるビットライン用第２導電
層３２を形成する。
【００２９】本発明に関連する第７参考例としての半導
体素子の製造方法においては、図７に示すように、前記
第５参考例と同様に酸化膜の単一キャップ層２４を形成
し、ゲート電極用第１導電層２４の側面を食刻せず保護
膜２７もエッチバックしない方法であって、次のように
形成される。
体素子の製造方法においては、図７に示すように、前記
第５参考例と同様に酸化膜の単一キャップ層２４を形成
し、ゲート電極用第１導電層２４の側面を食刻せず保護
膜２７もエッチバックしない方法であって、次のように
形成される。
【００３０】即ち、図７（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物のドーピングされた多結晶シリコンを塗布して
ゲート電極用第１導電層２３を形成し、該第１導電層上
に酸化膜を成長させてキャップ層２４を形成し、同一の
食刻マスクを用いてそれらゲート絶縁膜、第１導電層２
３、及びキャップ層２４を夫々食刻する。その後、図７
（Ｂ）−（Ｊ）に示したように、図１（Ｂ）−（Ｊ）に
示した前記第１参考例と同様な工程を施す。
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物のドーピングされた多結晶シリコンを塗布して
ゲート電極用第１導電層２３を形成し、該第１導電層上
に酸化膜を成長させてキャップ層２４を形成し、同一の
食刻マスクを用いてそれらゲート絶縁膜、第１導電層２
３、及びキャップ層２４を夫々食刻する。その後、図７
（Ｂ）−（Ｊ）に示したように、図１（Ｂ）−（Ｊ）に
示した前記第１参考例と同様な工程を施す。
【００３１】本発明に関連する第８参考例としての半導
体素子の製造方法においては、図８（Ａ）−（Ｋ）に示
したように、前記第５参考例と同様に酸化膜の単一キャ
ップ層２４を形成し、ゲート電極用第１導電層２３の側
面を食刻せず保護膜２７はエッチバックする方法であっ
て、次のように行われる。
体素子の製造方法においては、図８（Ａ）−（Ｋ）に示
したように、前記第５参考例と同様に酸化膜の単一キャ
ップ層２４を形成し、ゲート電極用第１導電層２３の側
面を食刻せず保護膜２７はエッチバックする方法であっ
て、次のように行われる。
【００３２】即ち、図８（Ａ）に示たように、図７
（Ａ）に示した第７参考例と同様に単一キャップ層２４
を形成した後、図８（Ｂ）−（Ｈ）に示したように、図
１（Ｂ）−（Ｈ）に示した第１参考例と同様の工程を施
して側壁スペーサ２６、保護膜２７、コンタクト酸化膜
２９及び食刻マスク３０を順次積層する。
（Ａ）に示した第７参考例と同様に単一キャップ層２４
を形成した後、図８（Ｂ）−（Ｈ）に示したように、図
１（Ｂ）−（Ｈ）に示した第１参考例と同様の工程を施
して側壁スペーサ２６、保護膜２７、コンタクト酸化膜
２９及び食刻マスク３０を順次積層する。
【００３３】次いで、図８（Ｉ）に示すように、食刻マ
スク３０を乾式又は湿式食刻により除去し、コンタクト
酸化膜２９をエッチバックして保護膜２７を露出させ、
図８（Ｊ）に示すように、再び該保護膜２７をエッチバ
ックし前記側壁スペーサ２６間のソース／ドレイン領域
を露出させてコンタクトホールを形成し、図８（Ｋ）に
示すように、該コンタクトホールを通ってソース／ドレ
イン領域に接触されるビットライン用第２導電層３２を
形成する。
スク３０を乾式又は湿式食刻により除去し、コンタクト
酸化膜２９をエッチバックして保護膜２７を露出させ、
図８（Ｊ）に示すように、再び該保護膜２７をエッチバ
ックし前記側壁スペーサ２６間のソース／ドレイン領域
を露出させてコンタクトホールを形成し、図８（Ｋ）に
示すように、該コンタクトホールを通ってソース／ドレ
イン領域に接触されるビットライン用第２導電層３２を
形成する。
【００３４】本発明に係る第１の実施形態の半導体素子
の製造方法においては、図９に示すように、側壁スペー
サ２６及びゲート電極用第１導電層２３上に酸化膜のキ
ャップ層２４を形成し、その表面を窒化し、又はシリル
化させその変化された部分を保護膜として使用する方法
であって、先ず、図９（Ａ）−（Ｃ）に示したように、
図８（Ａ）−（Ｃ）に示した第８参考例と同様の工程を
施して基板２１上に、第１導電層２３及びキャップ層２
４を順次形成し、それらの側面に側壁スペーサー２６を
形成する。
の製造方法においては、図９に示すように、側壁スペー
サ２６及びゲート電極用第１導電層２３上に酸化膜のキ
ャップ層２４を形成し、その表面を窒化し、又はシリル
化させその変化された部分を保護膜として使用する方法
であって、先ず、図９（Ａ）−（Ｃ）に示したように、
図８（Ａ）−（Ｃ）に示した第８参考例と同様の工程を
施して基板２１上に、第１導電層２３及びキャップ層２
４を順次形成し、それらの側面に側壁スペーサー２６を
形成する。
【００３５】次いで、図９（Ｄ）に示すように、窒化工
程を行う場合、前記酸化膜のキャップ層２４及び側壁ス
ペーサ２６の表面をＮＨ3 とＮ2 中何れ一つの雰囲気で
高温急速熱処理して窒化膜を形成する。このとき、高温
急速熱処理の代わりにプラズマ処理を行うこともでき
る。且つ、シリル化工程を行う場合は、ＳｉＨ4 とＳｉ
Ｈ2 Ｃｌ2 中何れ一つの雰囲気で高温急速熱処理しシリ
ル膜を形成する。このときも、高温急速熱処理の代わり
にプラズマ処理をすることができる。このように窒化又
はシリル化された部分は酸化膜及び食刻選択性の異なる
表面変化層３１となり、前記ソース／ドレイン領域の表
面も一緒に窒化又はシリル化される。この場合、前記表
面変化層３１を形成する他の方法として窒化時にＮ、シ
リル化時にＳｉの包含されたソースを用いイオン注入す
るこのもできる。
程を行う場合、前記酸化膜のキャップ層２４及び側壁ス
ペーサ２６の表面をＮＨ3 とＮ2 中何れ一つの雰囲気で
高温急速熱処理して窒化膜を形成する。このとき、高温
急速熱処理の代わりにプラズマ処理を行うこともでき
る。且つ、シリル化工程を行う場合は、ＳｉＨ4 とＳｉ
Ｈ2 Ｃｌ2 中何れ一つの雰囲気で高温急速熱処理しシリ
ル膜を形成する。このときも、高温急速熱処理の代わり
にプラズマ処理をすることができる。このように窒化又
はシリル化された部分は酸化膜及び食刻選択性の異なる
表面変化層３１となり、前記ソース／ドレイン領域の表
面も一緒に窒化又はシリル化される。この場合、前記表
面変化層３１を形成する他の方法として窒化時にＮ、シ
リル化時にＳｉの包含されたソースを用いイオン注入す
るこのもできる。
【００３６】次いで、図９（Ｅ）及び（Ｆ）に示したよ
うに、図７（Ｅ）及び（Ｆ）に示した第７参考例と同様
の工程を施してソース／ドレイン領域の包含された全て
の積層物上に所定厚さの酸化膜２８を形成し、該酸化膜
２８上にドーピングされないグラスを１０００Åー３０
００Å厚さで塗布した後、不純物のドーピングされた薄
いＢＰＳＧを５０００Åー６０００Å厚さに蒸着し、酸
素の包含された雰囲気で８００℃以上に熱処理し平坦性
の良好なコンタクト酸化膜２９を形成する。
うに、図７（Ｅ）及び（Ｆ）に示した第７参考例と同様
の工程を施してソース／ドレイン領域の包含された全て
の積層物上に所定厚さの酸化膜２８を形成し、該酸化膜
２８上にドーピングされないグラスを１０００Åー３０
００Å厚さで塗布した後、不純物のドーピングされた薄
いＢＰＳＧを５０００Åー６０００Å厚さに蒸着し、酸
素の包含された雰囲気で８００℃以上に熱処理し平坦性
の良好なコンタクト酸化膜２９を形成する。
【００３７】次いで、図９（Ｇ）及び（Ｈ）に示すよう
に、該コンタクト酸化膜２９上に食刻マスク３０を形成
し、これを用いてそれらコンタクト酸化膜２９及び酸化
膜２８を等方性食刻し前記表面変化層３１の一部を露出
させた後、前記食刻マスク３０を除去する。
に、該コンタクト酸化膜２９上に食刻マスク３０を形成
し、これを用いてそれらコンタクト酸化膜２９及び酸化
膜２８を等方性食刻し前記表面変化層３１の一部を露出
させた後、前記食刻マスク３０を除去する。
【００３８】その後、図９（Ｈ）−（Ｊ）に示すよう
に、前記食刻されたコンタクト酸化膜２９と酸化膜２８
とをマスクとして前記表面変化層３１の露出された部分
を選択的に食刻するが、このとき、前記ソース／ドレイ
ン領域の窒化又はシリル化された上部表面も一緒に食刻
し、該上部表面の食刻されたソース／ドレイン領域に接
触されるビットライン用第２導電層３２を形成する。
に、前記食刻されたコンタクト酸化膜２９と酸化膜２８
とをマスクとして前記表面変化層３１の露出された部分
を選択的に食刻するが、このとき、前記ソース／ドレイ
ン領域の窒化又はシリル化された上部表面も一緒に食刻
し、該上部表面の食刻されたソース／ドレイン領域に接
触されるビットライン用第２導電層３２を形成する。
【００３９】本発明に係る第２の実施形態の半導体素子
の製造方法においては、図１０に示すように、側壁スペ
ーサ及びゲート電極用第１導電層２３上の酸化膜のキャ
ップ層２４を窒化又はシリル化し、保護膜及び前記シリ
ル化又は窒化されたキャップ層の表面を夫々エッチバッ
クする方法であって、図１０（Ａ）−（Ｇ）に示した工
程は、図９（Ａ）−（Ｇ）に示した第１実施形態と同様
に施して、第１導電層２３、キャップ層２４、側壁スペ
ーサ２６、酸化膜２８、コンタクト酸化膜２９及び食刻
マスク３０を順次積層する。
の製造方法においては、図１０に示すように、側壁スペ
ーサ及びゲート電極用第１導電層２３上の酸化膜のキャ
ップ層２４を窒化又はシリル化し、保護膜及び前記シリ
ル化又は窒化されたキャップ層の表面を夫々エッチバッ
クする方法であって、図１０（Ａ）−（Ｇ）に示した工
程は、図９（Ａ）−（Ｇ）に示した第１実施形態と同様
に施して、第１導電層２３、キャップ層２４、側壁スペ
ーサ２６、酸化膜２８、コンタクト酸化膜２９及び食刻
マスク３０を順次積層する。
【００４０】次いで、図１０（Ｈ）に示すように、食刻
マスク３０を除去し、コンタクト酸化膜２９と酸化膜２
８とを順次エッチバックして前記表面変化層３１の一部
領域を選択的に露出させた後、図１０（Ｉ）及び（Ｊ）
に示すように、前記表面変化層３１の露出された部分と
前記ソース／ドレイン領域の窒化又はシリル化された上
部表面とを一緒に食刻し、該上部表面の食刻されたソー
ス／ドレイン領域に接触されるビットライン用第２導電
層３２を形成する。
マスク３０を除去し、コンタクト酸化膜２９と酸化膜２
８とを順次エッチバックして前記表面変化層３１の一部
領域を選択的に露出させた後、図１０（Ｉ）及び（Ｊ）
に示すように、前記表面変化層３１の露出された部分と
前記ソース／ドレイン領域の窒化又はシリル化された上
部表面とを一緒に食刻し、該上部表面の食刻されたソー
ス／ドレイン領域に接触されるビットライン用第２導電
層３２を形成する。
【００４１】
【発明の効果】以上説明したように本発明に係る半導体
素子の製造方法においては、ゲート電極用第１導電層上
にキャップ層を形成し、該キャップ層の側面にスペーサ
を形成した後、自己整合的にビットライン用第２導電層
を形成するようになっているため、絶縁性の特性が向上
された高集積度の半導体素子を製造し得るという効果が
ある。
素子の製造方法においては、ゲート電極用第１導電層上
にキャップ層を形成し、該キャップ層の側面にスペーサ
を形成した後、自己整合的にビットライン用第２導電層
を形成するようになっているため、絶縁性の特性が向上
された高集積度の半導体素子を製造し得るという効果が
ある。
【図１】（Ａ）−（Ｊ）本発明に関連する第１参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図２】（Ａ）−（Ｊ）本発明に関連する第２参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図３】（Ａ）−（Ｊ）本発明に関連する第３参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図４】（Ａ）−（Ｊ）本発明に関連する第４参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図５】（Ａ）−（Ｋ）本発明に関連する第５参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図６】（Ａ）−（Ｋ）本発明に関連する第６参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図７】（Ａ）−（Ｊ）本発明に関連する第７参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図８】（Ａ）−（Ｋ）本発明に関連する第８参考例の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図９】（Ａ）−（Ｊ）本発明に係る第１実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図１０】（Ａ）−（Ｊ）本発明に係る第２実施形態の
半導体素子の製造方法を示した工程断面図である。
半導体素子の製造方法を示した工程断面図である。
【図１１】従来のスタック型キャパシターのレイアウト
を示した平面図である。
を示した平面図である。
【図１２】図１１中のＩＩ−ＩＩ線の断面図である。
２１：半導体基板 ２２：ソース／ドレイン領域 ２３：第１導電層 ２４：第１キャップ層 ２５：第２キャップ層 ２６：側壁スペーサ ２７：保護膜 ２８：酸化膜 ２９：コンタクト酸化膜 ３０：食刻マスク ３１：表面変化層 ３２：第２導電層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−163535（ＪＰ，Ａ) 特開 平６−196480（ＪＰ，Ａ) 特開 平４−211120（ＪＰ，Ａ) 特開 昭63−228742（ＪＰ，Ａ) 特開 平５−283359（ＪＰ，Ａ) 特開 平６−224418（ＪＰ，Ａ) 特開 平２−66939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8234 H01L 21/8242 H01L 27/088
Claims (14)
- 【請求項１】 フィールド酸化膜により活性領域と非活性
領域とに区分される半導体基板の活性領域上に導電物質
を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるためキャップ
層を形成し、同一のマスクを用いて第１導電層及びキャ
ップ層を食刻する工程と、 それら食刻された第１導電層とキャップ層とをマスクと
して半導体基板上にイオンを注入しソース／ドレイン領
域を形成する工程と、 それら食刻された第１導電層とキャップ層との側面に側
壁スペーサを形成し、該側壁スペーサの包含された全て
の結果物上に表面変化層を形成する工程と、 該表面変化層上に保護膜及びコンタクト酸化膜を順次積
層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて保護膜及びコンタクト酸化膜を食刻し保護膜の
所定領域を露出させる工程と、 それら食刻された保護膜及びコンタクト酸化膜をマスク
として露出された表面変化層の所定領域を食刻し、ソー
ス／ドレイン領域を露出させてコンタクトホールを形成
する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、前記コンタクトホールを通って前記ソー
ス／ドレイン領域に連結される第２導電層を形成する工
程と、 からなる半導体素子の製造方法。 - 【請求項２】 前記表面変化層の形成工程には、前記キャ
ップ層、側壁スペーサ、及び前記側壁スペーサ間の半導
体基板上部を窒化させる窒化工程が包含される請求項１
に記載の半導体素子の製造方法。 - 【請求項３】 前記表面変化層の形成工程には、前記キャ
ップ層、側壁スペーサ、側壁スペーサ間の半導体基板を
シリル化させるシリル化工程が包含される請求項１に記
載の半導体素子の製造方法。 - 【請求項４】 前記窒化工程は、前記側壁スペーサの包含
された全ての積層物をＮＨ3 の雰囲気で高温急速熱処理
して行う請求項２に記載の半導体素子の製造方法。 - 【請求項５】 前記窒化工程は、前記側壁スペーサの包含
された全ての積層物をＮＨ3 雰囲気でプラズマ処理して
行う請求項２に記載の半導体素子の製造方法。 - 【請求項６】 前記窒化工程は、前記側壁スペーサの包含
された全ての積層物をＮ2 雰囲気で高温急速熱処理して
行う請求項２に記載の半導体素子の製造方法。 - 【請求項７】 前記窒化工程は、前記側壁スペーサの包含
された全ての積層物をＮ2 雰囲気でプラズマ処理して行
う請求項２に記載の半導体素子の製造方法。 - 【請求項８】 前記窒化工程は、前記側壁スペーサの包含
された全ての積層物上に窒素の包含されたソースイオン
を注入して行う請求項２に記載の半導体素子の製造方
法。 - 【請求項９】 前記シリル化工程は、前記側壁スペーサの
包含された全ての結果物をＳｉＨ4 雰囲気で高温急速熱
処理する工程が包含されてなる請求項３に記載の半導体
素子の製造方法。 - 【請求項１０】 前記シリル化工程は、前記側壁スペーサ
の包含された全ての積層物をＳｉＨ4 雰囲気でプラズマ
処理して行う請求項３に記載の半導体素子の製造方法。 - 【請求項１１】 前記シリル化工程は、前記側壁スペーサ
の包含された全ての積層物をＳｉＨ2 Ｃｌ2 の雰囲気で
高温急速熱処理して行う請求項３に記載の半導体素子の
製造方法。 - 【請求項１２】 前記シリル化工程は、前記側壁スペーサ
の包含された全ての積層物をＳｉＨ2 Ｃｌ2 雰囲気でプ
ラズマ処理して行う請求項３に記載の半導体素子の製造
方法。 - 【請求項１３】 前記シリル化工程は、前記側壁スペーサ
の包含された全ての積層物上にシリコンの包含されたソ
ースをイオン注入して行う請求項３に記載の半導体素子
の製造方法。 - 【請求項１４】 フィールド酸化膜により活性領域と非活
性領域とに区分される半導体基板の活性領域上に導電物
質を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるためキャップ
層を形成し、同一のマスクを用いて第１導電層及びキャ
ップ層を食刻する工程と、 それら食刻された第１導電層とキャップ層とをマスクと
して半導体基板にイオンを注入しソース／ドレイン領域
を形成する工程と、 それら食刻された第１導電層とキャップ層との側面に側
壁スペーサを形成し、該側壁スペーサの包含された全て
の積層物上に表面変化層を形成する工程と、 該表面変化層上に保護膜及びコンタクト酸化膜を順次積
層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて保護膜及びコンタクト酸化膜を食刻し保護膜の
所定領域を露出させる工程と、 前記保護膜及びコンタクト酸化膜を食刻する工程を施し
た後、食刻されずに残った保護膜、コンタクト酸化膜、
及び表面変化層を順次エッチングし前記表面変化層の下
部のキャップ層を露出させると共に、ソース／ドレイン
領域を露出させてコンタクトホールを形成する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、前記コンタクトホールを通って前記ソー
ス／ドレイン領域に接続される第２導電層を形成する工
程と、 からなる半導体素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036063A KR0141950B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체소자의 제조방법 |
| KR94P36063 | 1994-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236713A JPH08236713A (ja) | 1996-09-13 |
| JP2988862B2 true JP2988862B2 (ja) | 1999-12-13 |
Family
ID=19402966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332310A Expired - Lifetime JP2988862B2 (ja) | 1994-12-22 | 1995-12-20 | 半導体素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5882968A (ja) |
| JP (1) | JP2988862B2 (ja) |
| KR (1) | KR0141950B1 (ja) |
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| JPH1140766A (ja) * | 1997-07-16 | 1999-02-12 | Fujitsu Ltd | 半導体装置、ｄｒａｍ、フラッシュメモリ、およびその製造方法 |
| JP2000077625A (ja) * | 1998-08-31 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100281692B1 (ko) * | 1998-10-17 | 2001-03-02 | 윤종용 | 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법 |
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| US6642584B2 (en) * | 2001-01-30 | 2003-11-04 | International Business Machines Corporation | Dual work function semiconductor structure with borderless contact and method of fabricating the same |
| CN1320629C (zh) * | 2004-06-28 | 2007-06-06 | 中芯国际集成电路制造(上海)有限公司 | 集成电路器件形成隔离物后修复等离子体损伤的方法 |
| DE102010042229B4 (de) * | 2010-10-08 | 2012-10-25 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor |
| CN108122824B (zh) * | 2016-11-30 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| DE69222390T2 (de) * | 1991-10-31 | 1998-03-19 | Sgs Thomson Microelectronics | Herstellungsverfahren eines selbstjustierenden Kontakts |
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| KR950011556B1 (ko) * | 1992-07-03 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 형성방법 |
| JPH06163535A (ja) * | 1992-11-26 | 1994-06-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPH06196480A (ja) * | 1992-12-22 | 1994-07-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5654223A (en) * | 1995-06-27 | 1997-08-05 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor memory element |
-
1994
- 1994-12-22 KR KR1019940036063A patent/KR0141950B1/ko not_active IP Right Cessation
-
1995
- 1995-12-20 JP JP7332310A patent/JP2988862B2/ja not_active Expired - Lifetime
- 1995-12-21 US US08/576,752 patent/US5882968A/en not_active Expired - Lifetime
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| US5882968A (en) | 1999-03-16 |
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