JP2019040963A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】絶縁層に埋設されたヒューズを備える半導体装置において、該ヒューズの切断後に絶縁層に亀裂等が発生した場合でも隣接する素子領域で異常が発生することが抑制された半導体装置および半導体装置の製造方法を提供すること。【解決手段】半導体基板の上部に形成された第1の絶縁層20と、金属により第1の絶縁層20上に形成されるとともに上面部、下面部、および側面部を有し、半導体基板に対し垂直方向の断面視において上面部と側面部とが鋭角をなすとともに下面部と側面部とが鈍角をなす逆テーパ形状のヒューズ部12と、を含む。【選択図】図1

Description

本発明は、半導体装置および半導体装置の製造方法に関するものである。
半導体装置には、製造後に行われる特性の調整等のために、例えばレーザ照射により切断されるヒューズが搭載される場合がある。一般に、ヒューズは半導体装置の内部回路を構成する配線やパッドと同一の導電層により構成され、ヒューズ上には半導体装置を湿気から保護する等の目的で形成されるパッシベーション膜が形成されることもある。この場合のヒューズの切断は、パッシベーション膜の形成後に、該パッシベーション膜を介して行われる。
上記のようなヒューズに関連する従来技術として、例えば特許文献1に開示された半導体装置が知られている。特許文献1に開示された半導体装置は、半導体基板上に形成された層間絶縁膜と、層間絶縁膜に埋め込まれたヒューズと、層間絶縁膜上に形成され、ヒューズに達する開口部が形成されたヒューズ保護膜とを有し、開口部内のヒューズの側壁に接して層間絶縁膜が設けられている。特許文献1に係る半導体装置は、レーザ光の照射によりヒューズを切断して回路を再構成する。特許文献1では、開口部の形成後にヒューズ保護膜を形成するのでヒューズ保護膜の膜厚を容易にかつ薄く制御することができ、その結果ヒューズの切断を安定して行うことができるとしている。
また、他のヒューズに関連する従来技術として、特許文献2に開示された半導体装置も知られている。特許文献2に開示された半導体装置は、層間絶縁層を介して設けた上下の配線層を接続する孔内に埋め込んだコンタクト導電体と同じ導電体からなり、かつ、少なくとも層間絶縁層を含む絶縁層内に形成されたヒューズ配線層を有する。特許文献2では、このような構成により、冗長手段の切断性を良好にすることが可能であり、その結果絶縁層におけるクラックの発生を防止できるとしている。
一方、積層配線構造の製造工程において、トップメタル(最上層の配線層)が例えば厚膜配線でメタル(金属)ヒューズに使用できない場合、トップメタルより下層のメタル配線層(以下、「下層配線層」)でヒューズを形成する。ここで、2層配線の下層配線層を用いたヒューズを備えた比較例に係る半導体装置を製造する場合の製造工程の一例について説明する。なお、以下の説明では、基板に近い側の配線を「第1配線」(下層配線)、第1配線より上側の配線を「第2配線」(トップメタル)という。
まず、下層絶縁層(中間層)を形成した後、該下層絶縁層上に、周知の金属(アルミニウム等)のスパッタリング、フォトリソグラフィ、およびエッチングを用いて第1配線を形成する。この際、ヒューズとなる部分を同時に形成するが、基板に対し垂直方向の断面で見た場合、ヒューズ部の金属層の側壁は理想的には垂直に形成されることが好ましい。
しかしながら、実際には垂直にはならず、後述するように下底が上底より長い台形形状(テーパ形状)となる。
次に、基板全面に酸化膜等により上層絶縁層を形成し、フォトリソグラフィ、エッチングにより第1配線と第2配線とを接続するコンタクト(ビア)を形成するためのビアホールを開口させる。その後、金属をスパッタリングし、フォトリソグラフィ、エッチングによってビアおよび第2配線を形成する。
次に、窒化膜等でパッシベーション膜(保護膜)を成膜する。その後、フォトリソグラフィ、エッチングによってパッドとなる領域の保護膜と、ヒューズ上の保護膜および上層絶縁層の一部を除去する。この際、ヒューズ上の上層絶縁層の厚さは、保護膜のエッチング工程における上層絶縁層のオーバーエッチングのエッチング量で決まるので、予め定められた膜厚の上層絶縁層が残るようにこのエッチング量を設定する。ここで決まる上層絶縁層の膜厚が、レーザ切断の際の膜厚となる。
特開2005−209903号公報 特開平9−45782号公報
ここで、図8(a)を参照して、上記製造方法により製造された比較例に係るヒューズの切断時における問題について説明する。図8(a)は、上記製造方法により製造されたヒューズの、基板に垂直な面における短手方向の断面を示している。図8(a)に示すように、比較例に係るヒューズを構成する金属配線84は下層絶縁層80上に形成され、金属配線84は上層絶縁層82に覆われている。上述したように、金属配線84の断面の形状は、図8(a)に示すように下底が上底より長い台形形状、つまり上方に向かって先細りになるテーパ形状となっている。換言すれば、金属配線84の側壁の基板面に対する角度(テーパ角)が鋭角となっている。
比較例に係るヒューズである金属配線84の切断は、上層絶縁層82を介し金属配線84にレーザ光Lを照射し、金属配線84を溶融させて行う。この際、以下のような問題が発生する場合がある。すなわち、金属配線84の側壁のテーパ角が鋭角であることに起因し、レーザ光Lによる切断後の応力が金属配線84の底部に集中する。これにより、金属配線84の上部の上層絶縁層82よりも先に、金属配線84の底部近傍の下層絶縁層80にクラック(亀裂)が入る場合がある。このクラックは下層絶縁層80と上層絶縁層82との界面に沿って横方向に広がり、最終的に表面側に応力が解放された形状となる。その結果、隣接する金属配線まで異常形状が到達する、あるいは金属配線におけるショート(短絡)が発生する等の異常が発生する可能性があるという問題である。
この点、特許文献1でも、特にヒューズ上に厚いヒューズ保護膜が残存していると、ヒューズの切断のために大きなレーザエネルギーが必要となり、その結果、大きなクレータが発生し易く、また基板の溶融やこれに起因するクラック、ヒューズ切断部から下方に伸びるクラックなどのダメージが発生し易いとしている。
本発明者らは上記問題について鋭意検討した結果、上記問題が以下のようなプロセスに起因することを見出した。
(1)レーザ光がメタル配線(金属配線84)に照射されることでメタル配線の温度が上昇する。
(2)テーパ角が鋭角であるメタル配線底部の領域P1にストレスが集中する。
(3)メタル配線の溶解時に領域P1を基点として斜め下方向(図8(a)に示す方向D1)に向かって破壊が発生し、下層絶縁層80にクラックを生じる。
(4)下層絶縁層80のクラックが下方向および横方向に広がるため、隣接する金属配線に悪影響を及ぼす等の不具合を生じる。
この点、特許文献1に係る半導体装置も特許文献2に係る半導体装置もヒューズ切断時に発生する絶縁層のクラックを問題としているが、上記のような不具合発生のプロセスについては認識されていない。
本発明は上記問題に鑑みてなされたものであり、絶縁層に埋設されたヒューズを備える半導体装置において、該ヒューズの切断後に絶縁層に亀裂等が発生した場合でも隣接する素子領域で異常が発生することが抑制された半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置は、半導体基板の上部に形成された第1の絶縁層と、金属により前記第1の絶縁層上に形成されるとともに上面部、下面部、および側面部を有し、前記半導体基板に対し垂直方向の断面視において前記上面部と前記側面部とが鋭角をなすとともに前記下面部と前記側面部とが鈍角をなすヒューズ部と、を含むものである。
一方、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁層を形成する工程と、前記絶縁層に第1の開口部を形成する第1のエッチング工程と、前記第1の開口部の底部に前記第1の開口部より幅の狭い第2の開口部を形成する第2のエッチング工程と、前記第1の開口部および前記第2の開口部上に金属層を形成し前記第1の開口部および前記第2の開口部を前記金属層で埋める工程と、前記金属層をエッチングして前記第1の開口部の少なくとも一部および前記第2の開口部に前記金属層を残留させる工程と、を含むものである。
本発明によれば、絶縁層に埋設されたヒューズを備える半導体装置において、該ヒューズの切断後に絶縁層に亀裂等が発生した場合でも隣接する素子領域で異常が発生することが抑制された半導体装置および半導体装置の製造方法が提供される、という効果を奏する。
(a)は第1の実施の形態に係る半導体装置の断面図、(b)はヒューズ部の平面図である。 第1の実施の形態に係る半導体装置の、(a)はヒューズ部の断面図、(b)は配線部の断面図である。 第1の実施の形態に係る半導体装置の製造工程を示す断面図の一部である。 第1の実施の形態に係る半導体装置の製造工程を示す断面図の一部である。 第1の実施の形態に係る半導体装置の製造工程を示す断面図の一部である。 第2の実施の形態に係る半導体装置の製造工程を示す断面図の一部である。 第2の実施の形態に係る半導体装置の製造工程を示す断面図の一部である。 (a)は、比較例に係るヒューズの切断時における作用を説明する断面図、(b)は実施の形態に係るヒューズの切断時における作用を説明する断面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
[第1の実施の形態]
図1から図5、および図8(b)を参照して、本実施の形態に係る半導体装置および半導体装置の製造方法について説明する。本実施の形態では配線層の層数に制限はないが、以下では2層配線を例示して説明する。
図1(a)に示すように、本実施の形態に係る半導体装置10は、図示しない基板の主面に形成された下層絶縁層18(中間層)、上層絶縁層20(本発明に係る「第1の絶縁層」)、下層配線層30、および上層配線層24を含んで構成されている。また、半導体装置10は、上層絶縁層20の内部あるいは上面に形成された上層配線層24を含んで構成される、ヒューズ部12、配線部14、およびパッド部16を備えている。
ヒューズ部12は、例えばレーザ光等により切断して半導体装置10に形成された回路の特性調整等を行う機能を有している。図1(a)の<1>に示すヒューズ部12は短手方向(Y軸方向)の断面図を示し、<2>は平面図(Z軸方向から見た図)を示している。図1(a)の<2>に示すように、ヒューズ部12は予め定められた長さでX軸方向に延伸されたヒューズ部ビア32によって形成されている。ヒューズ部ビア32は上層配線層24の一部で構成されている。ヒューズ部12の切断は、例えばレーザ光によってこのヒューズ部ビア32をY軸方向に切断することによって行う。
図1(b)は、ヒューズ部12の平面視での形状をより詳細に示した図であり、図2(a)は、図1(a)におけるα−α線(図1(b)に示すγ−γ線)に沿ったヒューズ部12の断面図を示している。図1(b)、図2(a)に示すように、ヒューズ部ビア32の両端部には引き出し部70が配置されている(図1(a)<2>では引き出し部70を省略して示している)。この引き出し部70は、例えば他の回路部との接続等に用いられる。
図1(a)に示すように、配線部14は、下層配線層30、上層配線層24、および下層配線層30と上層配線層24とを接続する配線部ビア34を含んで構成されている。図2(b)は、図1(a)のβ−β線に沿った配線部14の断面図を示している。図2(b)では、下層配線層30および上層配線層24がX軸方向に延伸されている場合を例示している。また、下層配線層30の上面および下面にはバリアメタル36および38が形成され、上層配線層24の上面および下面にはバリアメタル26および28が形成されている。なお、本実施の形態においてバリアメタルは必須のものではない。図1(a)の<3>に示すように、配線部14を構成する本実施の形態に係る配線部ビア34は、平面視で略円形状となっている。むろん配線部ビア34の形状は円形状に限られず、楕円形、矩形等適宜な形状としてよい。
図1(a)に示すように、パッド部16は上層配線層24によって形成されている。パッド部16は、半導体装置10を外部の実装基板、あるいは他の半導体装置と接続する際の接続端子である。
図1(a)に示すように、ヒューズ部12、配線部14の上面は保護膜としての機能を有するパッシベーション膜22(本発明に係る「第2の絶縁層」)で覆われている。また、パッド部16の部分ではパッシベーション膜22に開口部86が設けられており、上層配線層24が露出されている。
ここで、本実施の形態に係るヒューズ部12の断面形状の特徴について説明する。図1(a)、図2(a)に示すように、ヒューズ部12を構成するヒューズ部ビア32の基板に垂直な方向の断面形状は、上方(+Z方向)に向かって徐々に広がる形状(以下、「逆テーパ形状」)をなしている。換言すれば、本実施の形態に係るヒューズ部12は上記で定義した下部のテーパ角が鈍角となっている(つまり、ヒューズ部12の上部ではテーパ角が鋭角となっている)。以下、逆テーパ形状を有するヒューズ部12の作用について説明する。
すなわち、ヒューズ部12を逆テーパ形状とすることでレーザ切断時の応力をヒューズ部12の上部に集中させる。その結果、ヒューズ部12の底部からのクラック横広がりが抑制され、隣接するヒューズへの横広がりの到達や隣接ヒューズ間の配線ショート等の不具合が抑制される。さらに、ヒューズ部12を逆テーパ形状とすることで、レーザ光の受光領域が広くなりかつ切断体積は小さくなる。その結果、ヒューズ部12が切断しやすくなる。
図8(b)を参照して、上記作用が生ずるメカニズムについて説明する。図8(a)に示すテーパ形状のヒューズに対し、図8(b)に示す逆テーパ形状を有する本実施の形態に係るヒューズ部12において、上記作用が生ずるメカニズムは以下のように説明される。
(1)レーザ光Lがヒューズ部12に照射されることでヒューズ部12の温度が上昇する。
(2)テーパ角が鋭角であるヒューズ部12の上部の隅の領域P2にストレスが集中する。
(3)該ストレスが上層絶縁層82の損傷をもたらすほどのものである場合は、ヒューズ部12の溶解時にヒューズ部12の領域P2を基点として斜め上方向(図8(b)に示す方向D2)に向かって上層絶縁層82の破壊が生じる。
(4)斜め上方に向かって上層絶縁層82が破壊されるため、隣接するヒューズなどへの不具合の発生が抑制される。また、ヒューズ部12の切断部から下方に伸びるクラック(図8(a)参照)、あるいはクレータの発生等のダメージを抑制することが可能となる。
次に、図3から図5を参照して、上記のような特徴を有するヒューズ部12を備えた本実施の形態に係る半導体装置10の製造方法について説明する。以下では2層配線構造を備えた半導体装置10の製造方法を例示して説明する。
まず、図示しない基板の上部に下層絶縁層18を形成した後、下層絶縁層18上に金属をスパッタリングし、公知のフォトリソグラフィ技術、エッチング技術を用いて下層配線層30を形成する。下層配線層30の形成に際しては、上下にバリアメタル36、38を形成してもよい(図3(a)、下層配線層形成工程)。
次に、酸化膜等により上層絶縁層20を形成する(図3(b)、上層絶縁層形成工程)。
次に、上層絶縁層20上にレジスト40を塗布し、フォトリソグラフィ技術によりヒューズ部12のヒューズ部ビア32を形成する位置に開口部42、および配線部14の配線部ビア34を形成する位置に開口部44を形成する(図3(c)、ビアフォトリソグラフィ工程)。
次に、ウェットエッチングにより、ヒューズ部ビア32を形成するためのビアホール46(本発明に係る「第1の開口部」)、および配線部ビア34を形成するためのビアホール48(本発明に係る「第1の開口部」)を形成する。本ウェットエッチングは等方的に行われるため、ビアホール46、48は上層絶縁層20の表面側の開口が広い形状(テーパ形状)となる(図3(d)、ビアホールウェットエッチング工程)。なお、ビアホール46、48の側面が本発明に係る「第1の側面部」である。
次に、ドライエッチングにより、ヒューズ部ビア32を形成するためのビアホール50(本発明に係る「第2の開口部」)、および配線部ビア34を形成するためのビアホール52(本発明に係る「第2の開口部」)を形成する。本ドライエッチングは異方的に行われるため、ビアホール50、52はビアホール46、48の各々の底部の上層絶縁層20の一部を下方に延伸させた形状となる(図3(e)、ビアホールドライエッチング工程)。そして、本ドライエッチングはビアホール50の側面を順テーパ形状とするエッチング条件で処理されることが望ましい。ビアホール50の側面が順テーパ形状、すなわち、ヒューズ部ビア32の下面部のテーパ角が鈍角となることで、下層絶縁層18のクラック発生が抑制される。この際、配線部ビア34を形成するためのビアホール52は、下層配線層30を露出させるように形成する。なお、ビアホール50、52の側面が本発明に係る「第2の側面部」である。
次に、レジスト40を除去した後、上層絶縁層20上に上層配線層24を形成するための金属をスパッタリングして、ビアホール46、48、50、52を埋め込む(図4(f)、金属スパッタリング工程)。この際、金属でビアホール50を埋め込むためヒューズ部12に対応する上層配線層24の上部は平坦となる。また、上層配線層24の形成に際しては、上層配線層24の下面、上面にバリアメタル26、28を形成してもよい。
次に、上層配線層24上にレジスト54を塗布し、フォトリソグラフィ技術を用いて所定の配線パターンを形成するようにレジスト54を加工する(図4(g)、配線層フォトリソグラフィ工程)。図4(g)では、配線部14、パッド部16に上層配線層24が残るようにレジスト54を形成している。
次に、上記工程で形成したレジスト54によるマスクを用いて上層配線層24をエッチングする(図4(h)、配線層エッチング工程)。本エッチングによりヒューズ部12を形成する部分に金属が残留する。
ヒューズ部12を形成する部分の金属の残留について、図5(a)、(b)を参照し、より詳細に説明する。図5(a)は図4(g)に相当する図であり、図1(a)と同じ方向から見た図4(g)を図2(a)と同じ方向から見た図である。また、図5(b)は図4(h)に相当する図であり、図1(a)と同じ方向から見た図4(h)を図2(a)と同じ方向から見た図である。ただし、図5(a)、(b)ではバリアメタル26、28を省略している。
図5(a)に示すように、本実施の形態では、レジスト54を引き出し部70を形成する部分に塗布し、ヒューズ部ビア32を形成する部分には塗布しない。すなわち、ヒューズ部ビア32を形成する部分はレジストなしでエッチングする。ヒューズ部ビア32は上層配線層24で埋め込まれているため、図5(b)に示すように、エッチング後に上層配線層24が残留し、しかも残留した上層配線層24が逆テーパの形状となる。この残留した上層配線層24がヒューズ部12を構成する。
次に、窒化膜等でパッシベーション膜22(保護膜)を成膜した後、フォトリソグラフィ技術、およびエッチング技術を用いてパッド部16のパッシベーション膜22を除去し、開口部86を形成する(図4(i)、パッシベーション膜形成工程)。この際、ヒューズ部12上のパッシベーション膜22は除去しないため、レーザ光による切断はこのパッシベーション膜22を介して行うことになる。
なお、本実施の形態では、ウェットエッチングおよびドライエッチングを用いてビアホール46、48、50、52を形成する形態を例示して説明したが、これに限られない。
上述した、本実施の形態に係るヒューズ部12では斜め上方に向かって上層絶縁層82(図8参照)に相当するパッシベーション膜22が破壊されることによって隣接するヒューズなどへの不具合の発生が抑制される等の効果は、上面部のテーパ角が鋭角、下面部のテーパ角が鈍角であれば奏するため、他の方法を用いてヒューズ部12を逆テーパ形状とすることによっても本実施の形態に係る効果を得ることが可能である。また、本実施形態では上層配線層24がパッシベーション膜22で被覆される形態を例示して説明したが、これに限られない。上層配線層24をさらに絶縁層で被覆し、絶縁層上に配線層を形成した後にパッシベーション膜22で絶縁層と配線層を被覆した形態の場合、ヒューズ部12上の絶縁層の膜厚が増加するため、さらに本実施の形態に係る効果を得ることが可能である。
ここで、再び図1(a)を参照し、本実施の形態に係る半導体装置10のヒューズ部ビア32、配線部ビア34の形状の特徴、およびその作用について説明する。
図1(a)に示すように、ヒューズ部ビア32の逆テーパ部を主として形成している部分(図3(d)に示すビアホール46に相当する部分、以下「逆テーパ領域」)のY軸方向の幅をA、X軸方向の高さをaとする。また、配線部ビア34の逆テーパ領域(図3(d)に示すビアホール48に相当する部分)のY軸方向の幅をB、X軸方向の高さをbとする。このとき、本実施の形態に係る半導体装置10では、以下が成立するように構成している。
A>B ・・・ (式1)
a>b ・・・ (式2)
本実施の形態に係る半導体装置10では、(式2)が成立するように、すなわち逆テーパ部領域が深くなるようにヒューズ部ビア32が形成されるので、図4(h)に示す配線層エッチング工程において、図3(d)のビアホールウェットエッチング工程で形成されるビアホール46に上層配線層24を残すことが容易となる、すなわち上面部に鋭角部を有するヒューズ部12の形成が容易になるという効果を奏する。上記(式1)、(式2)が成立するようにヒューズ部ビア32の逆テーパ領域、配線部ビア34の逆テーパ領域が形成されるのは以下の理由による。すなわち、ヒューズ部12のレジスト40の開口部42と配線部14のレジスト40の開口部44のサイズとを比較すると、ヒューズ部12の開口部42のほうが配線部14の開口部44より大きいため(特にX軸方向の開口部の大きさ、図2参照)、図3(d)に示すビアホールウェットエッチング工程時のエッチャントの供給および置換が配線部14と比較してヒューズ部12で促進され、ヒューズ部12におけるエッチングレートが向上するためである。
[第2の実施の形態]
図6および図7を参照して、本実施の形態に係る半導体装置、および半導体装置の製造方法について説明する。本実施の形態は、上記実施の形態に係る半導体装置の製造方法を変更した形態である。従って、半導体装置の構成は上記実施の形態に係る半導体装置10と同じであるので、同様の構成には同じ符号を付して詳細な説明を省略する。
まず、図示しない基板の上部に下層絶縁層18を形成した後、下層絶縁層18上に金属をスパッタリングし、公知のフォトリソグラフィ技術、エッチング技術を用いて下層配線層30を形成する。下層配線層30の形成に際しては、上下にバリアメタル36、38を形成してもよい(図6(a)、下層配線層形成工程)。
次に、酸化膜等により上層絶縁層20を形成する(図6(b)、上層絶縁層形成工程)。
次に、上層絶縁層20上にレジスト56を塗布し、フォトリソグラフィ技術によりヒューズ部12のヒューズ部ビア32を形成する位置に開口部58を形成する(図6(c)、ヒューズウィンドウフォトリソグラフィ工程)。
次に、ウェットエッチングにより、ヒューズ部ビア32を形成するためのビアホール60を形成する。本ウェットエッチングは等方的に行われるため、ビアホール60は上層絶縁層20の表面側の開口が広い形状(テーパ形状)となる(図6(d)、ヒューズウィンドウウェットエッチング工程)。
次に、ドライエッチングにより、ヒューズ部ビア32を形成するためのビアホール62を形成する。本ドライエッチングは異方的に行われるため、ビアホール62はビアホール60の底部の上層絶縁層20の一部を下方に延伸させた形状となる(図6(e)、ヒューズウィンドウドライエッチング工程)。そして、本ドライエッチングはビアホール62の側面をテーパ形状とするエッチング条件で処理されることが望ましい。ビアホール62の側面がテーパ形状、すなわち、ヒューズ部ビア32の下面部のテーパ角が鈍角となることで、下層絶縁層18のクラック発生が抑制される。
次に、上層絶縁層20上にレジスト88を塗布し、フォトリソグラフィ技術により配線部14の配線部ビア34を形成する位置に開口部90を形成した後、ウェットエッチングにより、配線部ビア34を形成するためのビアホール64を形成する。本ウェットエッチングは等方的に行われるため、ビアホール64は上層絶縁層20の表面側の開口が広い形状(テーパ形状)となる(図7(f)、ビアホールフォトリソグラフィおよびビアホールウェットエッチング工程)。
次に、ドライエッチングにより、配線部ビア34を形成するためのビアホール66を形成する。本ドライエッチングは異方的に行われるため、ビアホール66はビアホール64の底部の上層絶縁層20の一部を下方に延伸させた形状となる(図7(g)、ビアホールドライエッチング工程)。この際、配線部ビア34を形成するためのビアホール66は、下層配線層30を露出させるように形成する。
次に、レジスト88を除去した後、上層絶縁層20上に上層配線層24を形成するための金属をスパッタリングして、ビアホール60、62、64、66を埋め込む(図7(h)、金属スパッタリング工程)。この際、金属でビアホール60、62、64、66を埋め込むためヒューズ部12に対応する上層配線層24の上部は平坦となる。また、上層配線層24の形成に際しては、上層配線層24の下面、上面にバリアメタル26、28を形成してもよい。
次に、上層配線層24上にレジスト68を塗布し、フォトリソグラフィ技術を用いて所定の配線パターンを形成するようにレジスト68を加工する(図7(i)、配線層フォトリソグラフィ工程)。図7(i)では、配線部14、パッド部16に上層配線層24が残るようにレジスト68を形成している。
次に、上記工程で形成したレジスト68によるマスクを用いて上層配線層24をエッチングする(図7(j)、配線層エッチング工程)。本エッチングによりヒューズ部12を形成する部分に上層配線層24が残留し、しかも残留した上層配線層24が逆テーパの形状となる(図5参照)。
次に、窒化膜等でパッシベーション膜22(保護膜)を成膜した後、フォトリソグラフィ技術、およびエッチング技術を用いてパッド部16のパッシベーション膜22を除去し、開口部86を形成する(図4(i)と同様、図示省略、パッシベーション膜形成工程)。この際、ヒューズ部12上のパッシベーション膜22は除去しないため、レーザ光による切断はこのパッシベーション膜22を介して行うことになる。
以上のように、本実施の形態に係る半導体装置の製造方法は、上記の半導体装置の製造方法に対して、ヒューズウィンドウのフォトリソグラフィ工程、ウェットエッチング工程およびドライエッチング工程が追加されている(換言すれば、配線部14のフォトリソグラフィ工程、ウェットエッチング工程およびドライエッチング工程とは別にされている、図6(c)から(e))、図7(f)、(g))。このことにより、ヒューズ部12のビアホール60、62の形成において配線部14のビアホールのエッチング処理を考慮する必要がなくなり、配線部14のビアホール形成とは無関係にビアホール60、62のエッチング処理時間を設定することが可能となる。その結果、ビアホール60を形成する際に十分なエッチング時間を設定してヒューズ部12における主な逆テーパ領域(ヒューズ部12の上部で鋭角となる形状)を増やすことができるので、レーザ光による切断が行い易いヒューズ部12を形成することができる。
10 半導体装置
12 ヒューズ部
14 配線部
16 パッド部
18 下層絶縁層
20 上層絶縁層
22 パッシベーション膜
24 上層配線層
26、28 バリアメタル
30 下層配線層
32 ヒューズ部ビア
34 配線部ビア
36、38 バリアメタル
40 レジスト
42、44 開口部
46、48 ビアホール
50、52 ビアホール
54、56 レジスト
58 開口部
60、62 ビアホール
64、66 ビアホール
68 レジスト
70 引き出し部
80 下層絶縁層
82 上層絶縁層
84 金属配線
86 開口部
88 レジスト
90 開口部
D1、D2 方向
L レーザ光
P1、P2 領域

Claims (12)

  1. 半導体基板の上部に形成された第1の絶縁層と、
    金属により前記第1の絶縁層上に形成されるとともに上面部、下面部、および側面部を有し、前記半導体基板に対し垂直方向の断面視において前記上面部と前記側面部とが鋭角をなすとともに前記下面部と前記側面部とが鈍角をなす逆テーパ形状のヒューズ部と、
    を含む半導体装置。
  2. 前記ヒューズ部の切断はレーザ光による溶断で行われる
    請求項1に記載の半導体装置。
  3. 前記ヒューズ部は前記第1の絶縁層に設けられた溝部の内部に形成されている
    請求項1または請求項2に記載の半導体装置。
  4. 前記ヒューズ部の前記上面部が第2の絶縁層で被覆されている
    請求項1から請求項3のいずれか1項に記載の半導体装置。
  5. 前記ヒューズ部の前記上面部が前記第2の絶縁層に接して被覆されている
    請求項4に記載の半導体装置。
  6. 前記側面部は前記上面部に接続された第1の側面部、および前記下面部に接続された第2の側面部からなり、前記半導体基板に対し垂直方向の断面視において前記上面部と前記第1の側面部とのなす角度が前記下面部と前記第2の側面部とのなす角度より小さい
    請求項1から請求項5のいずれか1項に記載の半導体装置。
  7. 前記下面部はバリアメタルを介して前記第1の絶縁層と接する
    請求項1から請求項6のいずれか1項に記載の半導体装置。
  8. 半導体基板上に第1の絶縁層を形成する工程と、
    前記第1の絶縁層に第1の開口部を形成する第1のエッチング工程と、
    前記第1の開口部の底部に前記第1の開口部より幅の狭い第2の開口部を形成する第2のエッチング工程と、
    前記第1の開口部および前記第2の開口部上に金属層を形成し前記第1の開口部および前記第2の開口部を前記金属層で埋める工程と、
    前記金属層をエッチングして前記第1の開口部の少なくとも一部および前記第2の開口部に前記金属層を残留させる工程と、
    前記第1の絶縁層の表面と前記金属層の上面部とを被覆する第2の絶縁層を形成する工程と、
    を含む半導体装置の製造方法。
  9. 前記第1のエッチングがウェットエッチングであり、前記第2のエッチングがドライエッチングである
    請求項8に記載の半導体装置の製造方法。
  10. 第1の配線層を形成する工程と、
    前記第1の配線層上に一端を開口するビアホールを形成する工程と、
    前記ビアホールの他端の開口を含むように第2の配線層を形成する工程と、をさらに含み、
    前記第1の開口部を形成する工程および前記第2の開口部を形成する工程は、前記ビアホールを形成する工程の一部であり、
    前記金属層を形成する工程は、前記第2の配線層を形成する工程の一部である
    請求項8または請求項9に記載の半導体装置の製造方法。
  11. 前記ビアホールを形成する工程が、前記第1の開口部を形成する工程および前記第2の開口部を形成する工程と同じ工程である
    請求項10に記載の半導体装置の製造方法。
  12. 前記ビアホールを形成する工程が、前記第1の開口部を形成する工程および前記第2の開口部を形成する工程と別の工程である
    請求項10に記載の半導体装置の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945782A (ja) * 1995-08-02 1997-02-14 Fujitsu Ltd 冗長手段を有する半導体装置及びその製造方法
JPH10247686A (ja) * 1996-12-30 1998-09-14 Yamaha Corp 多層配線形成法
JP2001176961A (ja) * 1999-12-15 2001-06-29 Seiko Epson Corp 半導体装置及び製造方法
JP2004055876A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
KR20100081545A (ko) * 2009-01-06 2010-07-15 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
KR20120045399A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 퓨즈를 구비한 반도체 장치 및 그 제조방법
JP2018139251A (ja) * 2017-02-24 2018-09-06 エイブリック株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945782A (ja) * 1995-08-02 1997-02-14 Fujitsu Ltd 冗長手段を有する半導体装置及びその製造方法
JPH10247686A (ja) * 1996-12-30 1998-09-14 Yamaha Corp 多層配線形成法
JP2001176961A (ja) * 1999-12-15 2001-06-29 Seiko Epson Corp 半導体装置及び製造方法
JP2004055876A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
KR20100081545A (ko) * 2009-01-06 2010-07-15 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
KR20120045399A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 퓨즈를 구비한 반도체 장치 및 그 제조방법
JP2018139251A (ja) * 2017-02-24 2018-09-06 エイブリック株式会社 半導体装置及び半導体装置の製造方法

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