JP7053092B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Description
しかしながら、実際には垂直にはならず、後述するように下底が上底より長い台形形状(テーパ形状)となる。
(1)レーザ光がメタル配線(金属配線84)に照射されることでメタル配線の温度が上昇する。
(2)テーパ角が鋭角であるメタル配線底部の領域P1にストレスが集中する。
(3)メタル配線の溶解時に領域P1を基点として斜め下方向(図8(a)に示す方向D1)に向かって破壊が発生し、下層絶縁層80にクラックを生じる。
(4)下層絶縁層80のクラックが下方向および横方向に広がるため、隣接する金属配線に悪影響を及ぼす等の不具合を生じる。
図1から図5、および図8(b)を参照して、本実施の形態に係る半導体装置および半導体装置の製造方法について説明する。本実施の形態では配線層の層数に制限はないが、以下では2層配線を例示して説明する。
(1)レーザ光Lがヒューズ部12に照射されることでヒューズ部12の温度が上昇する。
(2)テーパ角が鋭角であるヒューズ部12の上部の隅の領域P2にストレスが集中する。
(3)該ストレスが上層絶縁層82の損傷をもたらすほどのものである場合は、ヒューズ部12の溶解時にヒューズ部12の領域P2を基点として斜め上方向(図8(b)に示す方向D2)に向かって上層絶縁層82の破壊が生じる。
(4)斜め上方に向かって上層絶縁層82が破壊されるため、隣接するヒューズなどへの不具合の発生が抑制される。また、ヒューズ部12の切断部から下方に伸びるクラック(図8(a)参照)、あるいはクレータの発生等のダメージを抑制することが可能となる。
上述した、本実施の形態に係るヒューズ部12では斜め上方に向かって上層絶縁層82(図8参照)に相当するパッシベーション膜22が破壊されることによって隣接するヒューズなどへの不具合の発生が抑制される等の効果は、上面部のテーパ角が鋭角、下面部のテーパ角が鈍角であれば奏するため、他の方法を用いてヒューズ部12を逆テーパ形状とすることによっても本実施の形態に係る効果を得ることが可能である。また、本実施形態では上層配線層24がパッシベーション膜22で被覆される形態を例示して説明したが、これに限られない。上層配線層24をさらに絶縁層で被覆し、絶縁層上に配線層を形成した後にパッシベーション膜22で絶縁層と配線層を被覆した形態の場合、ヒューズ部12上の絶縁層の膜厚が増加するため、さらに本実施の形態に係る効果を得ることが可能である。
A>B ・・・ (式1)
a>b ・・・ (式2)
図6および図7を参照して、本実施の形態に係る半導体装置、および半導体装置の製造方法について説明する。本実施の形態は、上記実施の形態に係る半導体装置の製造方法を変更した形態である。従って、半導体装置の構成は上記実施の形態に係る半導体装置10と同じであるので、同様の構成には同じ符号を付して詳細な説明を省略する。
12 ヒューズ部
14 配線部
16 パッド部
18 下層絶縁層
20 上層絶縁層
22 パッシベーション膜
24 上層配線層
26、28 バリアメタル
30 下層配線層
32 ヒューズ部ビア
34 配線部ビア
36、38 バリアメタル
40 レジスト
42、44 開口部
46、48 ビアホール
50、52 ビアホール
54、56 レジスト
58 開口部
60、62 ビアホール
64、66 ビアホール
68 レジスト
70 引き出し部
80 下層絶縁層
82 上層絶縁層
84 金属配線
86 開口部
88 レジスト
90 開口部
D1、D2 方向
L レーザ光
P1、P2 領域
Claims (10)
- 半導体基板の上部に形成された第1の絶縁層と、
金属により前記第1の絶縁層上に形成されるとともに上面部、下面部、および側面部を有し、前記半導体基板に対し垂直方向の断面視において前記上面部と前記側面部とが鋭角をなすとともに前記下面部と前記側面部とが鈍角をなす逆テーパ形状のヒューズ部であって、前記第1の絶縁層に設けられた溝部の内部に形成されている前記ヒューズ部と、
を含み、
前記側面部は前記上面部に接続された第1の側面部、および前記下面部に接続された第2の側面部からなり、前記半導体基板に対し垂直方向の断面視において前記上面部と前記第1の側面部とのなす角度が前記下面部と前記第2の側面部とのなす角度より小さい半導体装置。 - 前記ヒューズ部の切断はレーザ光による溶断で行われる
請求項1に記載の半導体装置。 - 前記ヒューズ部の前記上面部が第2の絶縁層で被覆されている
請求項1または請求項2に記載の半導体装置。 - 前記ヒューズ部の前記上面部が前記第2の絶縁層に接して被覆されている
請求項3に記載の半導体装置。 - 前記下面部はバリアメタルを介して前記第1の絶縁層と接する
請求項1から請求項4のいずれか1項に記載の半導体装置。 - 半導体基板上に第1の絶縁層を形成する工程と、
前記第1の絶縁層に第1の開口部を形成する第1のエッチング工程と、
前記第1の開口部の底部に前記第1の開口部より幅の狭い第2の開口部を形成する第2のエッチング工程と、
前記第1の開口部および前記第2の開口部上に金属層を形成し前記第1の開口部および前記第2の開口部を前記金属層で埋める工程と、
前記金属層をエッチングして前記第1の開口部の少なくとも一部および前記第2の開口部に前記金属層を残留させることにより上面部、下面部、および側面部を有し、前記半導体基板に対し垂直方向の断面視において前記上面部と前記側面部とが鋭角をなすとともに前記下面部と前記側面部とが鈍角をなす逆テーパ形状のヒューズ部を形成する工程と、
前記第1の絶縁層の表面と前記金属層の上面部とを被覆する第2の絶縁層を形成する工程と、
を含む半導体装置の製造方法。 - 前記第1のエッチングがウェットエッチングであり、前記第2のエッチングがドライエッチングである
請求項6に記載の半導体装置の製造方法。 - 第1の配線層を形成する工程と、
前記第1の配線層上に一端を開口するビアホールを形成する工程と、
前記ビアホールの他端の開口を含むように第2の配線層を形成する工程と、をさらに含み、
前記第1の開口部を形成する工程および前記第2の開口部を形成する工程は、前記ビアホールを形成する工程の一部であり、
前記金属層を形成する工程は、前記第2の配線層を形成する工程の一部である
請求項6または請求項7に記載の半導体装置の製造方法。 - 前記ビアホールを形成する工程が、前記第1の開口部を形成する工程および前記第2の開口部を形成する工程と同じ工程である
請求項8に記載の半導体装置の製造方法。 - 第1の配線層を形成する工程と、
前記第1の配線層上に一端を開口するビアホールを形成する工程と、
前記ビアホールの他端の開口を含むように第2の配線層を形成する工程と、をさらに含み、
前記ビアホールを形成する工程が、前記第1の開口部を形成する工程および前記第2の開口部を形成する工程と別の工程であり、
前記金属層を形成する工程は、前記第2の配線層を形成する工程の一部である
請求項6または請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2017160646A JP7053092B2 (ja) | 2017-08-23 | 2017-08-23 | 半導体装置および半導体装置の製造方法 |
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Publications (2)
Publication Number | Publication Date |
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Country | Link |
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JP (1) | JP7053092B2 (ja) |
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