JP2018139251A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】レーザートリミングされるヒューズ素子上の保護絶縁膜の膜厚が厚い場合でも、下地絶縁膜にクラックを発生させることなく、安定してヒューズ素子の溶断が可能な半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】レーザー照射部を含むヒューズ素子において、レーザー照射部の側面と底面の間の角部が面取りされた斜面を備える構成とする。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、レーザー照射によって溶断させるヒューズ素子を備えた半導体装置及び半導体装置の製造方法に関する。
半導体装置において、ポリシリコンやメタル、高融点金属などを用いたヒューズ素子を、レーザーを照射して溶断することにより、抵抗値の調整や冗長回路のトリミング調整を行う方法が知られている。
図８（ａ）に、従来のヒューズ素子の平面図を、また図８（ｂ）に図８（ａ）のＡ−Ａ’における断面図を示す。ヒューズ素子５３は、例えば、図８（ａ）のように、レーザー照射部６３と、両端のコンタクト領域６１を含むコンタクト部６４とで構成される。また、このヒューズ素子５３は、ポリシリコンやメタルといった導電体からなり、図８（ｂ）のように、半導体基板５１上のシリコン酸化膜などからなる下地絶縁膜５２の上に形成される。ヒューズ素子５３の上には、シリコン酸化膜などの保護絶縁膜５４が形成される。ヒューズを溶断する場合は、ヒューズ素子５３の上方から図８（ｂ）に示すようにレーザーＬを照射することでヒューズ素子５３のレーザー照射部６３を加熱し、溶融気化させて爆発的に飛散させる。
特許文献１には、レーザーの高エネルギー化により発生する下層基板のクラックを抑制するために、低エネルギーのレーザーで溶断できるヒューズ素子の技術が示されている。
特開昭６０−９１６５４号公報
しかしながら、半導体装置の集積化が進み、メタル配線の積層数とともに層間絶縁膜の層数が増加し、保護絶縁膜の膜厚が厚くなると、下地絶縁膜にクラックが発生しやすくなることが発明者によって見出された。
図９に示すように、保護膜絶縁膜７４の膜厚が薄い場合は、ヒューズ素子の溶断後は、保護絶縁膜７４が上方に向かって放射状に消失する断面形状となる。図１０は、保護絶縁膜が厚い場合のヒューズ溶断後の図面である。保護絶縁膜８４が厚くなると、図１０に示すように、ヒューズ素子の下の下地絶縁膜８２にも溶融気化エネルギーが及び、斜め下２方向へ向かうクラック８６が発生する。
そして、所望のレーザーのエネルギーの下限値と上限値の差が著しく狭くなり、保護絶縁膜８４の膜厚が下地絶縁膜８２の膜厚の２倍以上になると、安定してヒューズ素子を溶断することが困難であることが明らかになった。
保護絶縁膜８４が厚くなると高いレーザーのエネルギーが必要になる。これは、保護絶縁膜８４の破壊強度が増し、増大した強度に応じて、高いエネルギーのレーザーを照射しないと保護絶縁膜８４を飛散させることができなくなるため、と推察される。また、保護絶縁膜が厚くなると下地絶縁膜８２にクラック８６が発生しやすくなるのは、保護絶縁膜８４の強度が増大すると、ヒューズ素子が溶融気化する際に、保護絶縁膜８４が飛散しづらくなることによって、斜め下２方向の角部に向かう応力の割合が増えるためと考えられる。
そこで、本発明は、下地絶縁膜のクラックを抑制し、安定してヒューズ素子を溶断することが可能な半導体装置及び半導体装置の製造方法を提供することを課題とする。
上記の課題を解決するために、本発明は以下のような半導体装置及び半導体装置の製造方法とする。
すなわち、下地絶縁膜と、前記下地絶縁膜上に形成され、長さ方向と幅方向とを有するレーザー照射部を含むヒューズ素子と、前記ヒューズ素子を覆う保護絶縁膜とを有する半導体装置であって、前記レーザー照射部は、前記長さ方向において、前記下地絶縁膜に接する前記レーザー照射部の底面と前記幅方向における一方の端部に位置する前記レーザー照射部の第１の側面との間、及び前記底面と前記幅方向における他方の端部に位置する前記レーザー照射部の第２の側面との間にそれぞれ面取りにより設けられた斜面を備えていることを特徴とする半導体装置とする。
また、半導体基板上に下地絶縁膜を形成する下地絶縁膜形成工程と、前記下地絶縁膜上にヒューズ層を形成するヒューズ層形成工程と、前記ヒューズ層上に絶縁層を堆積し、前記絶縁層のヒューズ素子形成予定領域上に絶縁層マスクを形成する絶縁層マスク形成工程と、前記絶縁層マスクをエッチングマスクとして前記ヒューズ層をドライエッチングし、底面と側面との間の角部が面取りされたヒューズ素子を形成するヒューズ素子形成工程と、前記ヒューズ素子上に保護絶縁膜を形成する保護絶縁膜形成工程とを有することを特徴とする半導体装置の製造方法とする。
本発明は、ヒューズ素子において、レーザー照射部の側面と底面の間の角部が面取りされた斜面を備える構成とすることで、保護絶縁膜の膜厚に応じてレーザーの照射エネルギーを高くしても、ヒューズ素子を溶融気化させる際の、斜め下方向に向かう応力の集中を緩和できるので、下地絶縁膜のクラックの発生を抑制でき、安定してヒューズ素子を溶断することが可能な半導体装置を実現できる。
（ａ）は、本発明の第１の実施形態の半導体装置の平面図であり、（ｂ）は（ａ）に示す半導体装置の断面図である。 図１に示す半導体装置の製造方法を示す工程フロー図である。 第２の実施形態の半導体装置の断面図である。 図３に示す半導体装置の製造方法を示す工程フロー図である。 第３の実施形態の半導体装置の断面図である。 図５に示す半導体装置の製造方法を示す工程フロー図である。 第４の実施形態の半導体装置の断面図である。 （ａ）は、従来の半導体装置の平面図であり、（ｂ）は（ａ）に示す半導体装置の断面図である。 薄い保護絶縁膜を有する半導体装置のヒューズ素子の溶断の様子を示す断面図である。 厚い保護絶縁膜を有する半導体装置のヒューズ素子の溶断時に、下地絶縁膜にクラックが入るメカニズムを説明する断面図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１（ａ）は、本発明の第１の実施形態を示すヒューズ素子の平面図であり、図１（ｂ）は、図１（ａ）の、Ｂ―Ｂ’における断面図である。
図１（ａ）に示すように、ヒューズ素子３は、レーザーで容易に溶断できる幅が狭いレーザー照射部１３と、レーザー照射部１３の長さ方向の両端に設けられている幅が広いコンタクト部１４とで構成される。
レーザー照射部１３は、レーザーの照射によって切断が可能な、ポリシリコンや、チタンやコバルトといった高融点金属、アルミニウムや銅といったメタルなどの導電体材料で構成される。図１においてレーザー照射部１３の縦方向となる長さは、横方向となる幅に対して長く描かれているが、大小関係はこれに限られるものではない。また、幅方向に存在する左右２つの側面は、図１では長さ方向に対し垂直な方向の面となっているが、この角度は垂直に限られるものではない。本発明においては、レーザー照射部１３における長さ方向の一方の端から他方の端までの間に存在する面を側面と称する。
コンタクト部１４は、図示しないメタル配線と接するコンタクト領域１１を含む部分であり、ポリシリコンや高融点金属、メタルなどの導電体で構成されるが、レーザー照射部１３と同じ材料である必要はない。例えば、レーザー照射部１３の材料がポリシリコンであり、コンタクト部１４がポリシリコンを高融点金属でシリサイド化したシリサイド層であっても構わない。
また図１（ｂ）に示すように、ヒューズ素子３は、半導体基板１上に形成されたシリコン酸化膜などからなる下地絶縁膜２の上に形成される。
下地絶縁膜２は、ヒューズ素子３がポリシリコンの場合には、素子分離のためのＬＯＣＯＳ絶縁膜やＳＴＩ絶縁膜が利用される。また、ヒューズ素子３がメタルの場合は、さらにＢＰＳＧ膜や、配線間を分離する層間絶縁膜が重ねて積層されるが、その構成は、絶縁膜であればよく、特にこれらの材料に限られるものではない。
ヒューズ素子３の上には、シリコン酸化膜やシリコン窒化膜などからなる保護絶縁膜４が形成される。保護絶縁膜４は、水分や外部からの異物とヒューズ素子３が直接的に接触し、損傷したり劣化したりすることを防ぐために設けられた膜である。保護絶縁膜４は上記の役割を果たすために、ＢＰＳＧ膜や層間絶縁膜、パッシベーション膜のいずれか、またはその組み合わせでもよく、絶縁膜であれば特にこれらに限られるものではない。
第１の実施形態のヒューズ素子３のレーザー照射部１３の断面は、図１（ｂ）に示すように、ヒューズ素子３の底面と右側の側面との間の角部と、底面と左側の側面との間の角部とに、それぞれ面取りによって形成された斜面を備えている。その斜面は、レーザー照射部１３の幅方向における一方の端部に位置する側面に沿って形成され、レーザー照射部１３の右側と左側にそれぞれ配置されている。
第１の実施形態においては、レーザー照射部１３の底面と上面は平行であり、この点は従来と同様の構造である。
ところで、保護絶縁膜４が下地絶縁膜２の２．５倍以上の厚さになると、ヒューズ素子３の溶断不良が発生しやすくなり、レーザーのエネルギーが高くする必要がある一方で、下地絶縁膜２にクラックが発生しやすくなることを、発明者は観測している。そのような現象が発生する理由を、発明者は以下のように考えている。
レーザー照射部１３がレーザーの照射によって溶融気化し、蒸気圧が上昇して爆発する際には、レーザー照射部１３の凸形状の角部が溶融気化時の膨張作用によって外側に押し出される。そしてその角部に接する周囲の凹形状の絶縁膜部分に応力が集中する。そのため、レーザー照射部１３の断面における斜め４方向の角部の絶縁膜が放射状に押し出されるときに、保護絶縁膜４の膜厚が薄ければ、破壊強度が弱い斜め上２方向に沿って保護絶縁膜４が破壊し、飛散する。レーザー照射部１３上の保護絶縁膜４が厚く強固になり、レーザー照射部１３の斜め上２方向の角部の保護絶縁膜４が破壊しにくくなると、レーザー照射部１３の底面側の斜め下２方向の角部に接する下地絶縁膜２への応力集中が増大する。この応力が下地絶縁膜２の破壊強度を越えると、斜め下２方向にクラックが発生する。
すなわち、保護絶縁膜４が厚くなると、ヒューズ素子３の溶融気化と同時に保護絶縁膜４を飛散させるためにレーザーのエネルギーの許容下限値が上昇し、下地絶縁膜２にクラックを発生させないために許容上限値が低下するので、安定的にヒューズ素子３を溶断することが困難になる。
第１の実施形態においては、図１（ｂ）のように、斜め下２方向の角部をレーザー照射部１３の長さ方向に沿って面取りによって形成された斜面を設ける事で、斜め下２方向の応力集中をこの面内で分散させ、下地絶縁膜２のクラックの発生を抑制する。そしてそれに応じて、溶融気化による応力をヒューズ素子３の斜め上２方向の９０度の角部に集中させ、レーザー照射部１３を被覆している保護絶縁膜４を効率的に飛散させる。
第１の実施形態においては、レーザー照射部１３の溶融気化時に、レーザー照射部１３の斜め上２方向の角部に接する保護絶縁膜４が破壊しやすくなるため、保護絶縁膜４が厚くなったときの下地絶縁膜２のクラックの発生を抑制できる。そのため、メタル配線の多層化によって保護絶縁膜４が厚くなっても、安定してヒューズ素子３を溶断できる半導体装置を提供できる。
次に第１の実施形態の半導体装置の製造方法を、図２に基づいて説明する。
まず、図２（ａ）のように、半導体基板１上にシリコン酸化膜などの下地絶縁膜２を形成する。この下地絶縁膜２は、ＬＯＣＯＳ絶縁膜やＳＴＩ絶縁膜と兼用して構わない。次に下地絶縁膜２の上に、例えばポリシリコンなどのヒューズ層７を成膜する。
次に、このヒューズ層７の上にフォトレジスト９を塗布して、フォトリソグラフィ技術により、絶縁層マスクとしてフォトレジスト９をヒューズ素子３の形状に加工する。
次に図２（ｂ）のように、フォトレジスト９をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、フォトレジスト９以外の領域のヒューズ層７をエッチング除去して、ヒューズ素子３の形状にパターニングする。このとき、ヒューズ層７のオーバーエッチング量を調整し、レジストパターンの幅よりも、ヒューズ素子３の底面と側面の間の２つの角部を内側にくびれさせるようにエッチングし、面取りを行う。
一般に、ＲＩＥ法によるドライエッチングにおいては、絶縁物上の被エッチング材を除去し、下の絶縁物を露出した後に、なおも過剰にオーバーエッチングを施すと、ノッチと呼ばれる被エッチング材の下方部のくびれ形状が発生することが知られている。この現象は、オーバーエッチング時に、被エッチング材の下の絶縁物上にエッチング種のイオンが滞留することによって、後から照射されるイオンの軌道が曲げられ、被エッチング下部の側壁に向かいエッチングが進むために発生すると考えられている。
第１の実施形態においては、この現象を利用して、エッチング時に発生するプラスイオン１０によりヒューズ素子３にノッチを発生させ、ヒューズ素子３の側面下部の角部の面取りを実現している。
次に、図２（ｃ）のように、ヒューズ素子３上に保護絶縁膜４をＣＶＤ等で堆積し、図示しないメタル配線形成工程などを経て、第１の実施形態の半導体装置を完成させる。
次に、第２の実施形態について説明する。図３は、第２の実施形態を示す半導体装置の断面図である。平面形状については第１の実施形態の図１（ａ）と同様である。
図３においては、半導体基板１に下地絶縁膜２が形成され、その上にポリシリコン等の導電体からなるヒューズ素子３が設けられる。そしてそのヒューズ素子３の上に保護絶縁膜４が形成される。第２の実施形態のヒューズ素子３は、面取りにより形成された２つの斜面がそれぞれ上面と接続することで、逆テーパ状の台形形状の断面を備える。
以上のような構造のヒューズ素子３のレーザー照射部１３が溶融気化し蒸気圧が上昇し爆発する際には、ヒューズ素子３の底面側の斜め下２方向の角部への応力が緩和するのは、第１の実施形態と同様である。さらに第２の実施形態においては、ヒューズ素子３の上面側の斜め上２方向の角部が９０度以下の鋭角の角部を備えている。そのためレーザー照射時の溶融気化の際には、第１の実施形態よりもこの斜め２方向の角部に応力が集中し、上面の保護絶縁膜４の破壊効果を高めている。従って、第２の実施形態の半導体装置は、第１の実施形態よりも下地絶縁膜２のクラック発生の抑制効果が高いという利点を有する。
次に第２の実施形態の半導体装置の製造方法を、図４に基づいて説明する。
まず、図４（ａ）のように、半導体基板１上にシリコン酸化膜などの下地絶縁膜２を形成し、この下地絶縁膜２の上に、例えばポリシリコンなどのヒューズ層７を成膜する。そしてさらにシリコン酸化膜などのマスク絶縁膜８をヒューズ層７の上に堆積する。
次に図４（ｂ）のように、マスク絶縁膜８上にフォトレジスト９を塗布して、フォトリソグラフィ技術により、フォトレジスト９をヒューズ素子３の形状に加工する。次いで、フォトレジスト９以外の領域のマスク絶縁膜８を、フォトレジスト９をマスクとしてエッチング除去する。
次に図４（ｃ）のように、フォトレジスト９を除去した後に、マスク絶縁膜８を絶縁層マスクとして、マスク絶縁膜８以外の領域のヒューズ層７をＲＩＥ法によりエッチング除去し、ヒューズ素子３を形成する。
一般に、ＲＩＥ法によるドライエッチングにおいては、エッチング時に発生する２次生成物の堆積とエッチングのプロセスが同時に起きている。その中で被エッチング面表面では、エッチングのプロセスが優位に進むものの、被エッチング材の側壁ではイオンの照射が少なく、エッチングよりも２次生成物の堆積が進みやすい。そのため、この２次生成物が側壁保護の役割を果たし、横方向よりも縦方向のエッチングが進み、被エッチング材の異方性形状を実現しやすい。
この横方向のエッチングから被エッチング材を保護する２次生成物に大きく寄与する要因として、エッチングマスクの材料が挙げられる。第２の実施形態においてはエッチングマスクを、炭素系の２次生成物を発生しやすいフォトレジストから、シリコン酸化膜などの絶縁膜に変えており、側壁保護効果を低減させている。そのため、エッチング時にマスク酸化膜の下から徐々にヒューズ素子３の側壁方向へのエッチングが進む。そしてヒューズ素子３の最終的な断面は、逆テーパ状の台形形状となる。
次に図４（ｄ）のように、ヒューズ素子３上に保護絶縁膜４をＣＶＤ等で形成し、図示しないメタル配線形成工程などを経て第２の実施形態の半導体装置を完成させる。
次に、第３の実施形態について説明する。図５は、第３の実施形態を示す半導体装置の断面図である。平面形状には示していないが、図１（ａ）により示した第１の実施形態と同様である。
図５においては、半導体基板１に下地絶縁膜２が形成され、その下地絶縁膜２の表面に絶縁膜凹部１２が設けられている。その絶縁膜凹部１２の上にポリシリコン等の導電体からなるヒューズ素子３が配置される。ヒューズ素子３のレーザー照射部１３は、絶縁膜凹部１２の形状に従って底面の両端が丸みを帯び、外側に凸の曲面である斜面を備えている。それに追従して、レーザー照射部１３の上面の両端が丸みを帯び、底面と平行な面を底部とする絶縁膜凹部１２を備えた上面となる。そしてそのヒューズ素子３の上に保護絶縁膜４が堆積される。
第３の実施形態のヒューズ素子３のレーザー照射部１３は、幅方向における一方の短部に位置する側面の底面側の角部が丸みを帯びた形状しているため、にレーザーが照射され溶融気化する場合に、斜め下２方向の角部への応力集中を緩和できる。さらに第３の実施形態においては、レーザー照射部１３の上面の両端の角部が９０度以下であり、第２の実施形態よりも鋭い鋭角の角度となっている。そのためレーザー照射時の溶融気化の際には、第２の実施形態よりも斜め上２方向に応力が集中し、上面の保護絶縁膜４を破壊しやすい。したがって、第３の実施形態の半導体装置は、第２の実施形態よりも下地絶縁膜２のクラック発生の抑制効果を高めることができる。
次に第３の実施形態の半導体装置の製造方法を、図６に基づいて説明する。
まず、図６（ａ）のように、半導体基板１上にシリコン酸化膜などの下地絶縁膜２を形成した状態で、フォトレジスト９を塗布し、ヒューズ素子形成予定領域のフォトレジスト９を開口させる。この開口形状は、ヒューズ素子パターンの白黒を反転させたデータのフォトマスクで作成する。次に、このフォトレジスト９をマスクにして下地絶縁膜２をウェットエッチング等の等方性エッチングによって窪ませ、絶縁膜凹部１２を形成する。その際、等方性エッチングにより、フォトレジスト９の開口幅よりも広いパターンが形成される。
次に、図６（ｂ）のように、フォトレジスト９を除去した後に、ポリシリコンなどのヒューズ層７を成膜した後、フォトレジスト９を塗布し、ヒューズ素子の形状にパターニングを行う。次いで、そのフォトレジスト９をマスクとしてヒューズ層７をエッチングし、ヒューズ素子３を形成する。
このような工程を採用することで作製されたヒューズ素子３は、等方性エッチングで出来た下地絶縁膜２の絶縁膜凹部１２の内側に形成される。そして絶縁膜凹部１２の内壁に沿ってヒューズ素子３の底面側の斜め下２方向の角部が丸められると同時に、上面側の斜め上２方向の角部が鋭角になる。
次に図６（ｃ）のように、ヒューズ素子３上に保護絶縁膜４をＣＶＤ等で形成し、図示しないメタル配線形成工程などを経て半導体装置を完成させる。
以上の本発明のそれぞれの実施形態は様々に組み合わせて使うことも可能である。例えば、第１の実施形態と、第２の実施形態を組み合わせた第４の実施形態を図７に示す。図７においては、ヒューズ素子３のレーザー照射部１３の側壁をテーパ状とし、さらに側壁の斜め下側２方向において角部が面取りにより形成された斜面を備えた構造となっている。このようにする事で、レーザー照射時のレーザー照射部１３の溶融気化によるヒューズ素子３の斜め下側２方向の角部への応力を、第１の実施形態と同レベルに緩和し、斜め上２方向の角部への応力を、第２の実施形態と同レベルに集中させることができ、レーザー照射部１３を被覆している保護絶縁膜４を効率的に飛散させることができる。
また、このような構造は、第２の実施形態と同様にヒューズ層７のエッチングマスクとしてマスク絶縁膜８を採用し、第１の実施形態と同様に過剰のオーバーエッチングを行う製造方法を採用する事で実現することが出来る。
このように、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の組み合わせや変更が可能である。
１ 半導体基板
２ 下地絶縁膜
３ ヒューズ素子
４ 保護絶縁膜
７ ヒューズ層
８ マスク絶縁膜
９ フォトレジスト
１０ プラスイオン
１１ コンタクト領域
１２ 絶縁膜凹部
１３ レーザー照射部
１４ コンタクト部

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に設けられた下地絶縁膜と、
    前記下地絶縁膜上に形成され、長さ方向と幅方向とを有するレーザー照射部を含むヒューズ素子と、
    前記ヒューズ素子を覆う保護絶縁膜とを有する半導体装置であって、
    前記レーザー照射部は、前記長さ方向において、前記下地絶縁膜に接する前記レーザー照射部の底面と前記幅方向における一方の端部に位置する前記レーザー照射部の第１の側面との間、及び前記底面と前記幅方向における他方の端部に位置する前記レーザー照射部の第２の側面との間にそれぞれ面取りにより設けられた斜面を備えていることを特徴とする半導体装置。
  2. 前記斜面は、それぞれ前記レーザー照射部の上面に接続していることを特徴とする請求項１に記載の半導体装置。
  3. 前記斜面は、それぞれ外側に凸の曲面であることを特徴とする請求項１に記載の半導体装置。
  4. 前記レーザー照射部の上面は、前記底面と平行な面であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記レーザー照射部の上面は、前記底面と平行な面を底部とする凹部を有することを特徴とする請求項１または３に記載の半導体装置。
  6. 半導体基板上に下地絶縁膜を形成する下地絶縁膜形成工程と、
    前記下地絶縁膜上にヒューズ層を形成するヒューズ層形成工程と、
    前記ヒューズ層上に絶縁層を堆積し、前記絶縁層のヒューズ素子形成予定領域に絶縁層マスクを形成する絶縁層マスク形成工程と、
    前記絶縁層マスクをエッチングマスクとして前記ヒューズ層をドライエッチングし、底面と側面との間の角部が面取りされたヒューズ素子を形成するヒューズ素子形成工程と、
    前記ヒューズ素子上に保護絶縁膜を形成する保護絶縁膜形成工程とを有することを特徴とする半導体装置の製造方法。
  7. 前記ヒューズ素子形成工程は、前記ヒューズ層をエッチングし前記下地絶縁膜を露出させ、さらに同一条件でオーバーエッチングを行うことで、前記底面と側面との間の角部が面取りされたヒューズ素子を形成することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記絶縁層マスクがフォトレジストであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記絶縁層マスクがシリコン酸化膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  10. 半導体基板上に下地絶縁膜を形成する下地絶縁膜形成工程と、
    前記下地絶縁膜のヒューズ素子形成予定領域に、等方性エッチングによって凹部を形成する絶縁膜凹部形成工程と、
    前記凹部を含む前記下地絶縁膜上にヒューズ層を形成するヒューズ層形成工程と、
    前記ヒューズ層上に絶縁層を堆積し、前記絶縁層のヒューズ素子形成予定領域に絶縁層マスクを形成する絶縁層マスク形成工程と、
    前記絶縁層マスクをエッチングマスクとして前記ヒューズ層をドライエッチングし、底面と側面との間の角部が面取りされたヒューズ素子を形成するヒューズ素子形成工程と、
    前記ヒューズ素子上に保護絶縁膜を形成する保護絶縁膜形成工程とを有することを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019040963A (ja) * 2017-08-23 2019-03-14 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6091654A (ja) * 1983-10-25 1985-05-23 Mitsubishi Electric Corp 半導体装置におけるレ−ザトリム用ヒユ−ズ
JP2000299381A (ja) * 1999-04-16 2000-10-24 Nec Corp 半導体装置及びその製造方法
KR20010082656A (ko) * 2000-02-15 2001-08-30 추후제출 반도체 소자용 퓨즈 장치
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
US20130105895A1 (en) * 2011-10-27 2013-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) based, metal-semiconductor alloy fuse device and method of manufacturing same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135338A (ja) * 1996-10-28 1998-05-22 Nkk Corp メタルヒューズを備えた半導体装置及びこれを処理する装置
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013157468A (ja) * 2012-01-30 2013-08-15 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
US9917055B2 (en) * 2015-03-12 2018-03-13 Sii Semiconductor Corporation Semiconductor device having fuse element

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6091654A (ja) * 1983-10-25 1985-05-23 Mitsubishi Electric Corp 半導体装置におけるレ−ザトリム用ヒユ−ズ
JP2000299381A (ja) * 1999-04-16 2000-10-24 Nec Corp 半導体装置及びその製造方法
US6300232B1 (en) * 1999-04-16 2001-10-09 Nec Corporation Semiconductor device having protective films surrounding a fuse and method of manufacturing thereof
KR20010082656A (ko) * 2000-02-15 2001-08-30 추후제출 반도체 소자용 퓨즈 장치
JP2001244344A (ja) * 2000-02-15 2001-09-07 Infineon Technologies Ag 半導体装置用のヒューズ装置
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
US20130105895A1 (en) * 2011-10-27 2013-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) based, metal-semiconductor alloy fuse device and method of manufacturing same
KR20130046338A (ko) * 2011-10-27 2013-05-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀형 전계 효과 트랜지스터(ｆｉｎｆｅｔ) 기반 금속-반도체 합금 퓨즈 장치 및 이러한 장치를 제조하는 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019040963A (ja) * 2017-08-23 2019-03-14 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP7053092B2 (ja) 2017-08-23 2022-04-12 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

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