KR102320296B1 - 반도체 장치 - Google Patents

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Abstract

[과제] 레이저에 의해 절단 가능한 퓨즈 소자에 있어서, 내부식성을 갖는 반도체 장치를 제공한다.
[해결 수단] 레이저에 의해 절단 제거 가능한 퓨즈 소자 (11) 는, 레이저 스폿 (13) 이 조사되는 대단면적의 광폭부 (A) 와, 그 양측에 인접하여 형성된 소단면적의 협폭부 (B) 로 이루어지고, 레이저 조사에 의해, 광폭부 (A) 는 제거되고, 단면적이 작은 협폭부 (B) 가 절단면이 되기 때문에, 절단된 퓨즈 소자라도 수분의 침입이 억제된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 절단함으로써 회로 구성의 변경을 가능하게 하는 퓨즈 소자를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 제조 공정에 있어서, 웨이퍼 제조 공정이 종료된 후에, 예를 들어 레이저를 사용하여, 예를 들어 폴리실리콘이나 메탈을 사용한 퓨즈 소자를 절단함으로써 회로 구성의 변경을 실시하는 방법이 있다. 본 방법을 사용함으로써, 반도체 장치의 전기 특성을 측정한 후에, 저항의 값을 보정함으로써 원하는 특성을 얻을 수 있어, 아날로그 특성이 중요시되는 반도체 장치에 있어서 특히 유효한 수법이 된다.
이 수법에 있어서, 퓨즈 소자는 레이저에 있어서 안정적으로 절단할 수 있을 것 및 내부식성이 높을 것이 요구된다. 종래, 반도체 장치의 상부에는 절연성의 보호막을 형성하고 있으며, 외부로부터의 수분 침입 등을 방지하는 등의 목적에서 예를 들어 실리콘 질화막이 사용된다. 그러나, 퓨즈 소자에 관해서는, 이후에 레이저 조사에 의해 절단을 실시하는 것을 상정하고 있기 때문에, 레이저를 흡수하는 실리콘 질화막을 배치할 수 없고, 퓨즈 소자 상방의 보호막을 제거하기 때문에, 보호막이 개구된 상태가 된다. 그 때문에, 퓨즈 소자는 수분 진입의 영향을 받기 쉬운 상태가 되어, 내부식성을 향상시키는 것이 필요해진다.
특허문헌 1 에서는, 퓨즈 소자 상에 적어도 측면, 혹은 측면 및 측면보다 얇게 상부에 실리콘 질화막이나 실리콘 산질화막 등의 내습성 절연막을 형성하여, 내부식성을 향상시키는 방법이 제시되어 있다.
일본 공개특허공보 2011-49252호
그러나, 상기 서술한 종래의 기술에 있어서는, 이하의 과제를 들 수 있다. 기본적으로 수분은 퓨즈 소자 상의 보호막이 제거되어 있는 부분으로부터 진입하는 것에 대하여, 내습성 절연막은 퓨즈 소자 상부에 배치하지 않거나 혹은 얇게 형성하는 방법으로 되어 있다. 그 때문에, 상부의 보호가 불충분하다. 또한 내습성 절연막으로서 실리콘 질화막이나 실리콘 산질화막을 사용하기 때문에, 조사된 레이저 광을 흡수하여 퓨즈 절단이 곤란해진다. 본 방법에서는, 내습성 향상과 레이저에 의한 퓨즈 소자 절단의 안정성이 트레이드오프의 관계에 있으며, 양자를 만족하는 조건을 얻는 것이 곤란하다고 생각된다. 무엇보다, 본 종래 기술은 미절단의 퓨즈 소자만을 염두에 두고 있어, 레이저에 의한 절단을 실시한 퓨즈 소자에 관해서는 전혀 효과가 없는 구성이 된다. 왜냐하면, 절단된 퓨즈 소자는 단면에 퓨즈 소자가 노출되게 되어 부식이 발생하기 때문이다. 절단면으로부터 퓨즈 소자의 부식이 발생하고, 퓨즈 소자가 팽창함으로써, 퓨즈 소자 상의 절연막에 균열이 들어가게 된다. 또한 균열이 수분의 진입 경로가 되어, 부식이 반도체 장치의 내부로 진행된다는 문제가 생긴다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 퓨즈 소자를 절단한 부분으로부터의 부식의 진행을 억제하는 것이 가능해지는 퓨즈 소자를 갖는 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 레이저에 의한 절단이 가능한 퓨즈 소자에 있어서, 레이저가 조사되어 제거되는 퓨즈 소자 부분과, 레이저 조사 후에도 남는 퓨즈 소자 부분의 구조를 바꾸고, 레이저 조사에 의한 절단면에 노출되는 퓨즈 소자의 단면적이 작은 구조를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 의하면, 퓨즈 소자의 레이저에 의한 절단 후에도, 절단면으로부터 노출되는 퓨즈 소자의 단면적이 작고, 퓨즈 소자의 노출 부분이 부식되었다고 하더라도 팽창하는 체적도 작아져, 퓨즈 보호 절연막에 가해지는 응력을 억제하고, 퓨즈 보호 절연막에 균열이 발생하지 않기 때문에, 새로운 수분 침입 경로를 발생시키지 않음으로써, 반도체 장치 내부로의 수분 침입에 의한 부식의 진행이 발생하지 않는 퓨즈 소자를 제공하는 것이 가능해진다.
도 1 은 본 발명의 반도체 장치의 제 1 실시형태를 나타내는 평면도.
도 2 는 본 발명의 반도체 장치의 제 1 실시형태를 나타내는 단면도.
도 3 은 본 발명의 반도체 장치의 제 2 실시형태를 나타내는 평면도.
도 4 는 본 발명의 반도체 장치의 제 2 실시형태를 나타내는 단면도.
도 5 는 본 발명의 반도체 장치의 제 3 실시형태를 나타내는 평면도.
도 6 은 본 발명의 반도체 장치의 제 3 실시형태를 나타내는 단면도.
이하, 본 발명의 여러 가지 실시형태에 대해서 도면을 참조하여 설명한다.
[실시예 1]
도 1 은, 본 발명에 있어서의 반도체 장치의 제 1 실시형태를 나타내는 평면도이다. 복수의 퓨즈 소자 (11) 가 병렬로 배치되고, 퓨즈 소자 (11) 의 양단은 단자 (14a, 14b) 로 되어 있다. 이 단자로부터 각각의 퓨즈 소자는 회로에 접속된다. 회로는 단자 (14a 와 14b) 사이에 전류가 흐르는지 흐르지 않는지를 판단한다. 절단되어 있지 않은 퓨즈 소자 (11) 에서는 양 단자 (14a 와 14b) 사이에 전류가 흐르기 때문에, 전류의 흐름에 수직인 방향의 퓨즈 소자의 치수를 퓨즈 소자의 폭이라고 한다. 도 1 에서는 단자 (14a, 14b) 를 연결하는 방향에 수직인 방향이 퓨즈 소자의 폭이 된다.
퓨즈 소자 (11) 의 중심을 포함하는 영역은 레이저에 의한 절단을 실시하기 때문에, 보호막 개구 영역 (12) 이 배치되어 있다. 보호막 개구 영역 (12) 은, 반도체 장치의 상부에 배치되는 예를 들어 실리콘 질화막과 같은 보호막이 제거된 영역이 된다. 여기서, 각각의 퓨즈 소자 (11) 는 도 1 의 (A) 및 (B) 에 나타내는 바와 같이 균일한 폭을 갖고 있지 않고, 폭이 상이한 부분을 갖는 구성으로 되어 있다. 이하에서는, 퓨즈 소자 (11) 의 (A) 의 영역을 대단면적 영역, (B) 의 영역을 소단면적 영역이라고 한다.
대단면적 영역 (A) 은, 퓨즈 소자 (11) 의 광폭부로서, 레이저에 의한 절단을 실시할 때에 레이저 스폿 (13a, 13b, 13c) 이 조사되는 부분이 된다. 레이저 조사는, 레이저의 스폿 직경 및 맞춤의 정밀도에 의해, 맞춤 어긋남이 발생한다. 예를 들어 도 1 에 나타내는 레이저 스폿 (13a, 13b, 13c) 과 같이 스폿의 위치가 어긋날 가능성이 있다. 이 때에도 퓨즈 소자 (11) 의 대단면적 영역 (A) 은 확실하게 레이저 스폿 (13) 내에 들어가도록 설계한다. 대단면적 영역 (A) 의 폭은 레이저의 스폿 직경을 가미하여 결정한다.
또, 소단면적 영역 (B) 은, 협폭부로서, 퓨즈 소자 (11) 를 레이저에 의해 절단했을 때에 단면으로부터 노출되는 영역이 된다. 절단면은 퓨즈 소자 (11) 가 노출되기 때문에, 최대한 퓨즈 소자 (11) 의 노출면을 적게 하기 위해서 대단면적 영역 (A) 과 비교하여 가늘게 설계한다.
도 2(a) 는 도 1 의 C-C' 의 선에 있어서의 단면도를 나타내고 있고, 도 2(b) 는 도 1 의 D-D' 의 선에 있어서의 단면도를 나타내고 있다. 실리콘 기판 (21) 상에 절연막 (22) 이 배치되어 있고, 절연막 (22) 상에 퓨즈 소자 (11) 가 배치되어 있다. 또, 퓨즈 소자 (11) 의 상부에는 퓨즈 보호 절연막 (23) 이 배치되어 있다. 퓨즈 보호 절연막 (23) 은, 상부로부터의 수분 침입으로부터 퓨즈 소자 (11) 를 보호하는 역할을 하기 때문에, 어느 일정한 두께가 필요해진다. 퓨즈 보호 절연막의 두께는, 반도체 장치가 사용되는 환경이나 조건 등을 가미하여 설정한다.
도 2(a) 의 퓨즈 소자 (11) 의 대단면적 영역 (A), 요컨대 레이저에 의한 절단 영역은 어느 정도의 폭과 두께가 필요해진다. 레이저에 의한 절단시에는, 레이저를 받은 퓨즈 소자 (11) 가 열에 의해 팽창함으로써 퓨즈 소자 (11) 상부의 퓨즈 보호 절연막 (23) 을 날려 보내는 것에 의해 개구되고, 퓨즈 소자 (11) 는 그대로 기화하여 소멸함으로써 절단된다. 퓨즈 보호 절연막 (23) 은 수분 침입을 방지하기 위해서 어느 정도의 두께로 해야 하기 때문에, 레이저에 의해 절단되는 부분의 퓨즈 소자 (11) 는 어느 정도의 체적이 없으면, 레이저 조사에서의 폭발하는 힘이 약하여, 퓨즈 보호 절연막 (23) 을 안정적으로 날려 보낼 수 없는 상태가 되기 때문에, 체적을 확보하기 위해서 대단면적 영역 (A) 은 어느 정도의 폭과 두께가 필요해진다.
또, 소단면적 영역 (B) 에 관해서는, 레이저에 의한 절단 후의 노출면이 되기 때문에, 수분 침입에 대하여 보호하는 것이 없는 상태가 된다. 절단면은 부식의 영향을 받으며, 퓨즈 소자 (11) 가 팽창하고, 퓨즈 보호 절연막 (23) 에 응력이 가해져, 퓨즈 보호 절연막 (23) 의 균열로 이어지고, 균열이 수분의 진입 경로가 됨으로써 부식의 연쇄가 발생하지만, 본 발명에 있어서는 레이저에 의한 절단면이 되는 소단면적 영역 (B) 의 폭을 작게 함으로써, 노출 면적도 작아지고, 노출 부분의 부식에서 기인하는 응력이 약하기 때문에, 퓨즈 보호 절연막 (23) 에 대한 균열이 억제되어, 반도체 장치 내부에 대한 새로운 수분 진입 경로가 형성되지 않기 때문에, 부식의 진행을 억제하는 것이 가능해진다.
이상으로부터, 본 발명을 사용함으로써, 레이저로 절단 가능한 퓨즈 소자에 있어서, 레이저에 의한 절단면으로부터의 부식의 영향도 억제한 반도체 장치를 제공하는 것이 가능해진다.
[실시예 2]
다음으로, 본 발명의 반도체 장치의 제 2 실시형태에 대해서 도면을 참조하여 설명한다.
도 3 은, 본 발명의 제 2 실시형태에 있어서의 반도체 장치의 평면도이다. 퓨즈 소자 (11) 가 배치되고, 퓨즈 소자 (11) 의 중심은 레이저에 의한 절단을 실시하기 때문에, 보호막 개구 영역 (12) 이 배치되어 있다. 보호막 개구 영역 (12) 은, 반도체 장치의 상부에 배치되는 예를 들어 실리콘 질화막과 같은 보호막이 제거된 영역이 된다. 또, 퓨즈 소자 (11) 는 도 3 의 대단면적 영역 (A) 및 소단면적 영역 (B) 에 나타내는 바와 같이 2 개의 영역으로 구성된다.
대단면적 영역 (A) 은, 퓨즈 소자 (11) 의 후막부로서, 레이저에 의한 절단을 실시할 때에 레이저 스폿 (13) 이 조사되는 부분이 된다. 레이저 조사는, 레이저의 스폿 직경 및 맞춤의 정밀도에 의해, 맞춤 어긋남이 발생한다. 예를 들어 도 3 에 나타내는 레이저 스폿 (13a, 13b, 13c) 과 같이 스폿의 위치가 어긋날 가능성이 있다. 이 때에도 퓨즈 소자 (11) 의 대단면적 영역 (A) 은 확실하게 레이저 스폿 (13) 내에 들어가도록 설계한다. 대단면적 영역 (A) 의 폭은 레이저의 스폿 직경을 가미하여 결정한다.
또, 소단면적 영역 (B) 은, 퓨즈 소자 (11) 의 박막부로서, 퓨즈 소자 (11) 를 레이저에 의해 절단했을 때에 단면으로부터 노출되는 영역이 된다. 절단면은 퓨즈 소자 (11) 가 노출되기 때문에, 최대한 퓨즈 소자 (11) 의 노출면을 적게 하기 위해서 대단면적 영역 (A) 과 비교하여 얇게 설계한다.
도 4(a) 는 도 3 의 C-C' 의 선에 있어서의 단면도를 나타내고 있고, 도 4(b) 는 도 3 의 D-D' 의 선에 있어서의 단면도를 나타내고 있다. 실리콘 기판 (21) 상에 절연막 (22) 이 배치되어 있고, 절연막 (22) 상에 퓨즈 소자 (11) 가 배치되어 있다. 또, 퓨즈 소자 (11) 의 상부에는 퓨즈 보호 절연막 (23) 이 배치되어 있다. 퓨즈 보호 절연막 (23) 은, 상부로부터의 수분 침입으로부터 퓨즈 소자 (11) 를 보호하는 역할을 하기 때문에, 어느 일정한 두께가 필요해진다. 퓨즈 보호 절연막의 두께는, 반도체 장치가 사용되는 환경이나 조건 등을 가미하여 설정한다.
도 4(a) 의 퓨즈 소자 (11) 의 대단면적 영역 (A), 요컨대 레이저에 의한 절단 영역은 어느 정도의 폭과 두께가 필요해진다. 레이저에 의한 절단시에는, 레이저를 받은 퓨즈 소자 (11) 가 열에 의해 팽창함으로써 퓨즈 소자 (11) 상부의 퓨즈 보호 절연막 (23) 을 날려 보내는 것에 의해 개구되고, 퓨즈 소자 (11) 는 그대로 기화하여 소멸함으로써 절단된다. 퓨즈 보호 절연막 (23) 은 수분 침입을 방지하기 위해서 어느 정도의 두께로 해야 하기 때문에, 레이저에 의해 절단되는 부분의 퓨즈 소자 (11) 는 어느 정도의 체적이 없으면, 레이저 조사에서의 폭발하는 힘이 약하여, 퓨즈 보호 절연막 (23) 을 안정적으로 날려 보낼 수 없는 상태가 되기 때문에, 체적을 확보하기 위해서 대단면적 영역 (A) 은 어느 정도의 폭과 두께가 필요해진다.
또, 소단면적 영역 (B) 에 관해서는, 레이저에 의한 절단 후의 노출면이 되기 때문에, 수분 침입에 대하여 보호하는 것이 없는 상태가 된다. 절단면은 부식의 영향을 받으며, 퓨즈 소자 (11) 가 팽창하고, 퓨즈 보호 절연막 (23) 에 응력이 가해져, 퓨즈 보호 절연막 (23) 의 균열로 이어지고, 균열이 수분의 진입 경로가 됨으로써 부식의 연쇄가 발생하지만, 본 발명에 있어서는 레이저에 의한 절단면이 되는 소단면적 영역 (B) 의 두께를 얇게 함으로써, 노출 면적도 작아지고, 노출 부분의 부식에서 기인하는 응력이 약하기 때문에, 퓨즈 보호 절연막 (23) 에 대한 균열이 억제되어, 반도체 장치 내부에 대한 새로운 수분 진입 경로가 형성되지 않기 때문에, 부식의 진행을 억제하는 것이 가능해진다.
[실시예 3]
다음으로, 본 발명의 반도체 장치의 제 3 실시형태에 대해서 도면을 참조하여 설명한다.
본 실시형태는 제 2 실시형태의 변형예로서, 도 5 에 나타내는 바와 같이, 본 발명의 제 3 실시형태에 있어서의 반도체 장치의 평면 구조는 도 3 과 동일하다. 즉, 후막부와 박막부를 갖는 퓨즈 소자 (11) 를 갖는 반도체 장치이다. 그러나, 단면에서 봤을 때에는 도 6 에 나타내는 바와 같이 제 2 실시형태와는 상이한 구조이다.
도 6(a) 는, 도 5 의 C-C' 의 선을 따른 단면도이며 후막부를 나타내고 있다. 실리콘 기판 (21) 에는 절연막 (22) 이 형성되고, 절연막 (22) 에는 트렌치 (24) 가 형성되고, 트렌치 (24) 에는 도전성막이 충전되어, 후막의 퓨즈 소자 (11) 의 일부를 이루고 있다. 또한, 퓨즈 소자 (11) 는 트렌치로부터 상방으로 돌출되어, 그 상면은 절연막 (22) 의 상면보다 상방에 위치하고 있다. 그리고, 퓨즈 소자 (11) 의 상방으로 돌출된 부분과 절연막 (22) 의 상부는 퓨즈 보호 절연막 (23) 으로 피복되어 있다.
도 6(b) 는, 도 5 의 D-D' 의 선을 따른 단면도이며 박막부를 나타내고 있다. 실리콘 기판 (21) 에는 절연막 (22) 이 형성되고, 절연막 (22) 상에는 복수의 박막의 퓨즈 소자 (11) 가 형성되어 있다. 그리고, 퓨즈 소자 (11) 및 절연막 (22) 의 상부는 퓨즈 보호 절연막 (23) 으로 피복되어 있다.
도 6(c) 는, 도 5 의 E-E' 의 선을 따른 단면도이다. 트렌치 (24) 내에 도전성막이 충전되어 이루어지는 후막부와 양측의 박막부로 이루어지는 퓨즈 소자 (11) 가 도시되어 있다. 불순물을 함유하는 폴리실리콘 등으로 이루어지는 도전성막의 성막에는 통상 LPCVD 가 사용된다. 후막부의 폭인 트렌치 폭 (y) 과 양측에 인접하는 박막부의 도전성막의 막두께 (x) 가 y ≤ 2x 를 만족하는 구조로 함으로써, 도전성막은 트렌치 내를 충분히 충전하는 것이 가능해지고, 도 6 에 나타내는 퓨즈 소자 (11) 를 용이하게 형성할 수 있다.
퓨즈 보호 절연막 (23) 은, 상부로부터의 수분 침입으로부터 퓨즈 소자 (11) 를 보호하는 역할을 하기 때문에, 어느 일정한 두께가 필요해진다. 퓨즈 보호 절연막의 두께는, 반도체 장치가 사용되는 환경이나 조건 등을 가미하여 설정한다.
도 6(a) 의 퓨즈 소자 (11) 의 대단면적 영역 (A), 요컨대 레이저에 의한 절단 영역은 어느 정도의 폭과 두께가 필요해진다. 레이저에 의한 절단시에는, 레이저를 받은 퓨즈 소자 (11) 가 열에 의해 팽창함으로써 퓨즈 소자 (11) 상부의 퓨즈 보호 절연막 (23) 을 날려 보내는 것에 의해 개구되고, 퓨즈 소자 (11) 는 그대로 기화하여 소멸함으로써 절단된다. 퓨즈 보호 절연막 (23) 은 수분 침입을 방지하기 위해서 어느 정도의 두께로 해야 하기 때문에, 레이저에 의해 절단되는 부분의 퓨즈 소자 (11) 는 어느 정도의 체적이 없으면, 레이저 조사에서의 폭발하는 힘이 약하여, 퓨즈 보호 절연막 (23) 을 안정적으로 날려 보낼 수 없는 상태가 되기 때문에, 체적을 확보하기 위해서 대단면적 영역 (A) 은 어느 정도의 폭과 두께가 필요해진다.
또, 소단면적 영역 (B) 에 관해서는, 레이저에 의한 절단 후의 노출면이 되기 때문에, 수분 침입에 대하여 보호하는 것이 없는 상태가 된다. 절단면은 부식의 영향을 받으며, 퓨즈 소자 (11) 가 팽창하고, 퓨즈 보호 절연막 (23) 에 응력이 가해져, 퓨즈 보호 절연막 (23) 의 균열로 이어지고, 균열이 수분의 진입 경로가 됨으로써 부식의 연쇄가 발생하지만, 본 발명에 있어서는 레이저에 의한 절단면이 되는 소단면적 영역 (B) 의 두께를 얇게 함으로써, 노출 면적도 작아지고, 노출 부분의 부식에서 기인하는 응력이 약하기 때문에, 퓨즈 보호 절연막 (23) 에 대한 균열이 억제되어, 반도체 장치 내부에 대한 새로운 수분 진입 경로가 형성되지 않기 때문에, 부식의 진행을 억제하는 것이 가능해진다.
11 : 퓨즈 소자
12 : 보호막 개구 영역
13a, 13b, 13c : 레이저 스폿
14a, 14b : 단자
21 : 실리콘 기판
22 : 절연막
23 : 퓨즈 보호 절연막
24 : 트렌치
A : 대단면적 영역 (광폭부, 후막부)
B : 소단면적 영역 (협폭부, 박막부)
x : 박막부의 막두께
y : 트렌치 폭

Claims (5)

  1. 실리콘 기판 상에 형성된 절연막 상에 배치되고, 보호 절연막으로 피복된 레이저 절단용의 퓨즈 소자를 갖는 반도체 장치로서,
    상기 퓨즈 소자는,
    대단면적 영역과,
    상기 대단면적 영역의 양측에 각각 인접하여 접속되어 있는 소단면적 영역을 갖고,
    상기 대단면적 영역은 후막부로 이루어지고, 상기 소단면적 영역은 박막부로 이루어지고, 상기 후막부의 두께는 상기 박막부의 두께보다 두껍고,
    상기 대단면적 영역은, 조사된 레이저가 상기 대단면적 영역을 제거하여 상기 퓨즈 소자를 절단하면, 상기 소단면적 영역의 절단면이 노출되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 후막부가 상기 절연막에 형성된 트렌치 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 트렌치의 폭이 상기 박막부의 막두께의 2 배 이하인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170455A (ja) * 2017-03-30 2018-11-01 エイブリック株式会社 半導体装置
US10651136B2 (en) * 2017-09-05 2020-05-12 Globalfoundries Inc. Technique for decoupling plasma antennae from actual circuitry
JP7017405B2 (ja) * 2017-12-27 2022-02-08 エイブリック株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057221A (en) 1997-04-03 2000-05-02 Massachusetts Institute Of Technology Laser-induced cutting of metal interconnect
US20090102013A1 (en) * 2007-10-17 2009-04-23 Hynix Semiconductor Inc. Fuse box and method of forming the same
JP2011014621A (ja) 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5989434A (ja) * 1982-11-15 1984-05-23 Toshiba Corp 半導体装置
JPH06252268A (ja) * 1993-03-02 1994-09-09 Nec Kyushu Ltd 半導体装置
US5608257A (en) * 1995-06-07 1997-03-04 International Business Machines Corporation Fuse element for effective laser blow in an integrated circuit device
JPH09289285A (ja) * 1996-04-19 1997-11-04 Nec Corp 半導体装置およびその製造方法
JPH10163331A (ja) * 1996-12-03 1998-06-19 Texas Instr Japan Ltd 半導体デバイス用フューズおよび半導体デバイス
JP3667507B2 (ja) * 1997-10-27 2005-07-06 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5949323A (en) * 1998-06-30 1999-09-07 Clear Logic, Inc. Non-uniform width configurable fuse structure
US6667533B2 (en) 2002-03-11 2003-12-23 International Business Machines Corporation Triple damascene fuse
KR101043832B1 (ko) * 2008-03-11 2011-06-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101079204B1 (ko) * 2009-07-03 2011-11-03 주식회사 하이닉스반도체 반도체 장치의 퓨즈 및 그 제조방법
JP2011049252A (ja) 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057221A (en) 1997-04-03 2000-05-02 Massachusetts Institute Of Technology Laser-induced cutting of metal interconnect
US20090102013A1 (en) * 2007-10-17 2009-04-23 Hynix Semiconductor Inc. Fuse box and method of forming the same
JP2011014621A (ja) 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置

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