CN104821295B - 半导体装置 - Google Patents

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Abstract

本发明提供在能够用激光切断的熔丝元件中具有耐腐蚀性的半导体装置。用激光能够切断除去的熔丝元件（11）包括：激光斑点（13）所照射的大截面积的宽宽度部（A）；和邻接设置在其两侧的小截面积的窄宽度部（B），通过激光照射除去宽宽度部（A），截面积小的窄宽度部（B）成为切断面，因此即使是被切断的熔丝元件也可抑制水分的浸入。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有能够通过切断来变更电路结构的熔丝元件的半导体装置。
背景技术
在半导体装置的制造工序中，有结束晶圆制造工序后，例如用激光器，切断例如采用多晶硅、金属的熔丝元件，从而进行电路结构的变更的方法。通过采用本方法，在测定半导体装置的电特性后，修正电阻的值，从而能够得到期望的特性，在模拟特性得到重视的半导体装置中成为特别有效的方法。
在该方法中，要求熔丝元件在激光中能够被稳定地切断以及耐腐蚀性高。一直以来，在半导体装置的上部形成绝缘性的保护膜，出于防止来自外部的水分侵入等的等等目的，例如使用氮化硅膜。然而，关于熔丝元件，设想在后面通过激光照射来进行切断，因此不能配置会吸收激光的氮化硅膜，而除去熔丝元件上方的保护膜，因此保护膜成为开口的状态。为此，熔丝元件成为容易受水分进入的影响的状态，需要提高耐腐蚀性。
在专利文献1中，提示了在熔丝元件上至少侧面、或侧面及比侧面薄且上部形成氮化硅膜、硅氧氮化膜等的耐湿性绝缘膜，提高耐腐蚀性的方法。
现有技术文献
专利文献
专利文献1：日本特开2011－49252号公报。
发明内容
发明要解决的课题
然而，上述现有的技术中举出以下的课题。成为与基本上水分从除去了熔丝元件上的保护膜的部分进入相对，而耐湿性绝缘膜不配置在熔丝元件上部或者较薄地形成的方法。为此，上部的保护不够。而且作为耐湿性绝缘膜，使用氮化硅膜、硅氧氮化膜，因此难以吸收照射的激光并进行熔丝切断。本方法中，耐湿性提高和用激光进行的熔丝元件切断的稳定性处于折衷选择的关系，认为难以得到满足两者的条件。不管怎样，本现有技术仅将未切断的熔丝元件放在心上，关于利用激光进行切断的熔丝元件，成为完全没有效果的结构。原因是切断的熔丝元件会在截面露出熔丝元件，发生腐蚀。从切断面发生熔丝元件的腐蚀，并且熔丝元件膨胀，从而裂缝进入熔丝元件上的绝缘膜。进而裂缝成为水分的进入路径，会出现腐蚀进行到半导体装置的内部的问题。
本发明鉴于上述课题而完成，提供具有能够抑制从切断熔丝元件的部分开始的腐蚀的发展的熔丝元件的半导体装置。
用于解决课题的方案
本发明为了解决上述课题，提供一种半导体装置，在能够用激光进行切断的熔丝元件中，改变被照射激光并被除去的熔丝元件部分和激光照射后还残留的熔丝元件部分的构造，具备露出于由激光照射形成的切断面的熔丝元件的截面积小的构造。
发明效果
依据本发明，熔丝元件在用激光切断后，从切断面露出的熔丝元件的截面积也小，即便熔丝元件的露出部分腐蚀，膨胀的体积也变小，抑制施加于熔丝保护绝缘膜的应力，在熔丝保护绝缘膜不发生裂缝，因此不会出现新的水分浸入路径，从而能够提供不会发生水分侵入到半导体装置内部造成的腐蚀发展的熔丝元件。
附图说明
图1是示出本发明的半导体装置的第一实施方式的平面图；
图2是示出本发明的半导体装置的第一实施方式的截面图；
图3是示出本发明的半导体装置的第二实施方式的平面图；
图4是示出本发明的半导体装置的第二实施方式的截面图；
图5是示出本发明的半导体装置的第三实施方式的平面图；
图6是示出本发明的半导体装置的第三实施方式的截面图。
具体实施方式
以下，参照附图，对本发明的各种实施方式进行说明。
[实施例1]
图1是示出本发明中的半导体装置的第一实施方式的平面图。多个熔丝元件11并联配置，熔丝元件11的两端成为端子14a、14b。各熔丝元件从该端子连接到电路。电路判断端子14a与14b之间有电流流过还是没有流过。在没有被切断的熔丝元件11中在两端子14a与14b之间有电流流过，因此将与电流的流向垂直的方向的熔丝元件的尺寸称为熔丝元件的宽度。在图1中与连结端子14a、14b的方向垂直的方向成为熔丝元件的宽度。
包含熔丝元件11的中心的区域为了进行利用激光的切断，配置有保护膜开口区域12。保护膜开口区域12成为除去配置在半导体装置的上部的例如氮化硅膜这样的保护膜的区域。在此，如图1的（A）及（B）所示，各熔丝元件11不具有一样的宽度，而成为具有宽度不同的部分的结构。以下，将熔丝元件11的（A）的区域称为大截面积区域，（B）的区域称为小截面积区域。
大截面积区域（A）为熔丝元件11的宽宽度部，是在用激光进行切断时激光斑点13a、13b、13c所照射的部分。激光照射由于激光的斑点直径及对准精度，产生对准偏移。例如像图1所示的激光斑点13a、13b、13c那样斑点的位置可能偏移。此时熔丝元件11的大截面积区域（A）也设计成为确实落在激光斑点13内。大截面积区域（A）的宽度要参考激光的斑点直径而决定。
另外，小截面积区域（B）为窄宽度部，是在用激光切断熔丝元件11时从截面露出的区域。由于切断面熔丝元件11露出，因此与大截面积区域（A）相比设计成较细，以极力减少熔丝元件11的露出面。
图2（a）示出图1的C－C’线上的截面图，图2（b）示出图1的D－D’线上的截面图。在硅衬底21上配置有绝缘膜22，在绝缘膜22上配置有熔丝元件11。另外，在熔丝元件11的上部配置有熔丝保护绝缘膜23。熔丝保护绝缘膜23起到保护熔丝元件11免受来自上部的水分浸入的作用，需要一定的厚度。熔丝保护绝缘膜的厚度要参考使用半导体装置的环境、条件等而加以设定。
图2（a）的熔丝元件11的大截面积区域（A）即用激光进行的切断区域需要一定程度的宽度和厚度。用激光进行切断时，接受激光的熔丝元件11因热量而膨胀，从而吹跑熔丝元件11上部的熔丝保护绝缘膜23，由此开口，熔丝元件11就那样气化而消失，从而被切断。熔丝保护绝缘膜23为了防止水分浸入而需要一定程度的厚度，为此如果被激光切断的部分的熔丝元件11没有一定程度的体积，激光照射下爆发的力会较弱，成为不会稳定地吹跑熔丝保护绝缘膜23的状态，因此为了获得体积，大截面积区域（A）会需要一定程度的宽度和厚度。
另外，关于小截面积区域（B），成为用激光切断后的露出面，因此成为对水分浸入没有进行保护措施的状态。切断面受到腐蚀的影响，熔丝元件11膨胀，对熔丝保护绝缘膜23施加应力，导致熔丝保护绝缘膜23的裂缝，裂缝成为水分的进入路径，从而发生连锁腐蚀，本发明中通过减少成为用激光形成的切断面的小截面积区域（B）的宽度，露出面积也变小，露出部分的腐蚀引起的应力较弱，因此到熔丝保护绝缘膜23的裂缝得到抑制，不会形成到半导体装置内部的新的水分进入路径，因此能够抑制腐蚀的发展。
通过以上方式，采用本发明，能够提供在以激光能够切断的熔丝元件中，还抑制来自由激光形成的切断面的腐蚀的影响的半导体装置。
[实施例2]
接着，参照附图，对本发明的半导体装置的第二实施方式进行说明。
图3是本发明的第二实施方式中的半导体装置的平面图。配置有熔丝元件11，熔丝元件11的中心为了进行利用激光的切断，配置有保护膜开口区域12。保护膜开口区域12成为配置在半导体装置的上部的除去了例如氮化硅膜这样的保护膜的区域。另外，熔丝元件11如图3的大截面积区域（A）及小截面积区域（B）所示由两个区域构成。
大截面积区域（A）是熔丝元件11的厚膜部，成为在用激光进行切断时激光斑点13照射的部分。激光照射由于激光的斑点直径及对准的精度而发生对准偏移。例如像图3所示的激光斑点13a、13b、13c那样斑点的位置可能偏移。此时熔丝元件11的大截面积区域（A）也设计成确实落在激光斑点13内。大截面积区域（A）的宽度要参考激光的斑点直径而决定。
另外，小截面积区域（B）是熔丝元件11的薄膜部，成为用激光切断熔丝元件11时从截面露出的区域。由于切断面露出熔丝元件11，因此为了减少极力熔丝元件11的露出面，与大截面积区域（A）相比设计成较薄。
图4（a）示出图3的C－C’线上的截面图，图4（b）示出图3的D－D’线上的截面图。在硅衬底21上配置有绝缘膜22，在绝缘膜22上配置有熔丝元件11。另外，在熔丝元件11的上部配置有熔丝保护绝缘膜23。熔丝保护绝缘膜23起到保护熔丝元件11免受来自上部的水分浸入的作用，因此需要一定的厚度。熔丝保护绝缘膜的厚度要参考使用半导体装置的环境、条件等而加以设定。
图4（a）的熔丝元件11的大截面积区域（A）即用激光形成的切断区域需要一定程度的宽度和厚度。用激光进行切断时，接受激光的熔丝元件11受热而膨胀，从而吹跑熔丝元件11上部的熔丝保护绝缘膜23而开口，熔丝元件11就那样气化而消失，从而被切断。熔丝保护绝缘膜23为防止水分浸入而必须为一定程度的厚度，用激光切断的部分的熔丝元件11如果没有一定程度的体积，激光照射下爆发的力就会较弱，成为不会稳定吹跑熔丝保护绝缘膜23的状态，因此为了获得体积，大截面积区域（A）需要一定程度的宽度和厚度。
另外，关于小截面积区域（B），由于成为用激光切断后的露出面，所以成为对水分浸入没有进行保护措施的状态。切断面受到腐蚀的影响，熔丝元件11膨胀，对熔丝保护绝缘膜23施加应力，导致熔丝保护绝缘膜23的裂缝，裂缝成为水分的进入路径，从而发生连锁腐蚀，本发明中通过减薄成为用激光形成的切断面的小截面积区域（B）的厚度，露出面积也变小，露出部分的腐蚀引起的应力较弱，因此到熔丝保护绝缘膜23的裂缝得到抑制，不会形成到半导体装置内部的新的水分进入路径，因此能够抑制腐蚀的发展。
[实施例3]
接着，参照附图，对本发明的半导体装置的第三实施方式进行说明。
本实施方式是第二实施方式的变形例，如图5所示，本发明的第三实施方式中的半导体装置的平面构造与图3相同。即，是具有包括厚膜部和薄膜部的熔丝元件11的半导体装置。然而，截面视图中如图6所示是与第二实施方式不同的构造。
图6（a）是沿着图5的C－C’线的截面图，示出厚膜部。在硅衬底21设有绝缘膜22，在绝缘膜22形成有沟槽24，沟槽24中填充有导电性膜，成为厚膜的熔丝元件11的一部分。此外，熔丝元件11从沟槽向上方突出，其上表面位于比绝缘膜22的上表面更靠上方。而且，熔丝元件11的向上方突出的部分和绝缘膜22的上部被熔丝保护绝缘膜23覆盖。
图6（b）是沿着图5的D－D’线的截面图，示出薄膜部。在硅衬底21设有绝缘膜22，在绝缘膜22上形成有多个薄膜的熔丝元件11。而且，熔丝元件11及绝缘膜22的上部被熔丝保护绝缘膜23覆盖。
图6（c）是沿着图5的E－E’线的截面图。图示了包括向沟槽24内填充导电性膜而成的厚膜部和两侧的薄膜部的熔丝元件11。在由含有杂质的多晶硅等构成的导电性膜的成膜中通常采用LPCVD。通过做成作为厚膜部的宽度的沟槽宽度y和在两侧邻接的薄膜部的导电性膜的膜厚x满足y≤2x的构造，导电性膜能够充分地填充沟槽内，能够容易形成图6所示的熔丝元件11。
熔丝保护绝缘膜23起到保护熔丝元件11免受来自上部的水分浸入的作用，因此需要一定的厚度。熔丝保护绝缘膜的厚度要参考使用半导体装置的环境、条件等而加以设定。
图6（a）的熔丝元件11的大截面积区域（A）即用激光形成的切断区域需要一定程度的宽度和厚度。在用激光进行切断时，接受激光的熔丝元件11受热而膨胀，从而吹跑熔丝元件11上部的熔丝保护绝缘膜23而开口，熔丝元件11就那样气化而消失，从而被切断。熔丝保护绝缘膜23为了防止水分浸入必须为一定程度的厚度，因此用激光切断的部分的熔丝元件11如果没有一定程度的体积，激光照射下爆发的力就会较弱，成为不会稳定吹跑熔丝保护绝缘膜23的状态，因此为了获得体积，大截面积区域（A）需要一定程度的宽度和厚度。
另外，关于小截面积区域（B），由于成为用激光切断后的露出面，所以成为对水分浸入没有进行保护措施的状态。切断面受到腐蚀的影响，熔丝元件11膨胀，对熔丝保护绝缘膜23施加应力，导致熔丝保护绝缘膜23的裂缝，裂缝成为水分的进入路径，从而发生连锁腐蚀，但是本发明中通过减薄成为用激光形成的切断面的小截面积区域（B）的厚度，露出面积也变小，露出部分的腐蚀引起的应力较弱，因此到熔丝保护绝缘膜23的裂缝得到抑制，不会形成到半导体装置内部的新的水分进入路径，因此能够抑制腐蚀的发展。
附图标记说明
11熔丝元件；12保护膜开口区域；13a、13b、13c激光斑点；14a、14b端子；21硅衬底；22绝缘膜；23熔丝保护绝缘膜；24沟槽；A大截面积区域（宽宽度部、厚膜部）；B小截面积区域（窄宽度部、薄膜部）；x薄膜部的膜厚；y沟槽宽度。

Claims (3)

1.一种半导体装置，配置于在硅衬底上设置的绝缘膜上，具有被保护绝缘膜覆盖的激光切断用的熔丝元件，所述半导体装置的特征在于，
所述熔丝元件包括：
大截面积区域；以及
小截面积区域，在所述大截面积区域的两侧分别邻接地连接，
所述大截面积区域由厚膜部构成，所述小截面积区域由薄膜部构成，所述厚膜部的厚度厚于所述薄膜部的厚度，
所述大截面积区域落在激光斑点的位置精度减少的区域中，接受激光的所述大截面积区域因热量而膨胀，从而吹跑所述大截面积区域上部的所述保护绝缘膜，由此开口，所述小截面积区域成为用激光切断后的露出面。
2.如权利要求1所述的半导体装置，其特征在于，所述厚膜部设置于在所述绝缘膜设置的沟槽内。
3.如权利要求2所述的半导体装置，其特征在于，所述沟槽的宽度为所述薄膜部的膜厚的2倍以下。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170455A (ja) * 2017-03-30 2018-11-01 エイブリック株式会社 半導体装置
US10651136B2 (en) * 2017-09-05 2020-05-12 Globalfoundries Inc. Technique for decoupling plasma antennae from actual circuitry
JP7017405B2 (ja) * 2017-12-27 2022-02-08 エイブリック株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856702A (en) * 1996-04-19 1999-01-05 Nec Corporation Polysilicon resistor and method of producing same
US6057221A (en) * 1997-04-03 2000-05-02 Massachusetts Institute Of Technology Laser-induced cutting of metal interconnect
US6204548B1 (en) * 1996-12-03 2001-03-20 Texas Instruments Incorporated Fuse for semiconductor device and semiconductor device
CN101533828A (zh) * 2008-03-11 2009-09-16 海力士半导体有限公司 半导体器件及其制造方法
JP2011049252A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5989434A (ja) * 1982-11-15 1984-05-23 Toshiba Corp 半導体装置
JPH06252268A (ja) * 1993-03-02 1994-09-09 Nec Kyushu Ltd 半導体装置
US5608257A (en) * 1995-06-07 1997-03-04 International Business Machines Corporation Fuse element for effective laser blow in an integrated circuit device
JP3667507B2 (ja) * 1997-10-27 2005-07-06 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5949323A (en) * 1998-06-30 1999-09-07 Clear Logic, Inc. Non-uniform width configurable fuse structure
US6667533B2 (en) 2002-03-11 2003-12-23 International Business Machines Corporation Triple damascene fuse
KR100967037B1 (ko) * 2007-10-17 2010-06-29 주식회사 하이닉스반도체 퓨즈 박스 및 그 형성 방법
JP2011014621A (ja) * 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置
KR101079204B1 (ko) * 2009-07-03 2011-11-03 주식회사 하이닉스반도체 반도체 장치의 퓨즈 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856702A (en) * 1996-04-19 1999-01-05 Nec Corporation Polysilicon resistor and method of producing same
US6204548B1 (en) * 1996-12-03 2001-03-20 Texas Instruments Incorporated Fuse for semiconductor device and semiconductor device
US6057221A (en) * 1997-04-03 2000-05-02 Massachusetts Institute Of Technology Laser-induced cutting of metal interconnect
CN101533828A (zh) * 2008-03-11 2009-09-16 海力士半导体有限公司 半导体器件及其制造方法
JP2011049252A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法

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Publication number Publication date
US20150221594A1 (en) 2015-08-06
CN104821295A (zh) 2015-08-05
KR20150091232A (ko) 2015-08-10
TWI639219B (zh) 2018-10-21
US9559055B2 (en) 2017-01-31
JP2015144222A (ja) 2015-08-06
KR102320296B1 (ko) 2021-11-01
TW201532238A (zh) 2015-08-16

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