KR20110060861A

KR20110060861A - 박막 저항기

Info

Publication number: KR20110060861A
Application number: KR1020100120700A
Authority: KR
Inventors: 제이 골 스티븐; 디. 처치 마이클
Original assignee: 인터실 아메리카스 인코포레이티드
Priority date: 2009-11-30
Filing date: 2010-11-30
Publication date: 2011-06-08
Also published as: US8426745B2; CN102129965A; US20110128692A1; TW201131660A

Abstract

회로 저항기등 박막 저항기 (TFR)층 등 더 얇은 층에 영향을 미치지 않는 상호연결된 층 등 금속층의 식각을 제공하는 반도체 기기의 방법 및 구성. 하나의 구현에서, TFR저항기층은 금식층의 식각 중 패턴이 있는 보호층에 의해 보호되며 금속층의 언더레이어를 제공한다. 또 하나의 구현에서, TFR 층은 패턴화된 금속층을 제공한 후 형성된다. 금속층은 일례로 회로 저항기의 엔드 캡을 제공할 수 있다.

Description

박막 저항기{THIN FILM RESISTOR}

이 신청은 2009년 11월 30일 접수된 미국 가신청 번호, 61/264,942 및 2010년 3월 30일 제출된 미국 가신청번호 61/264,942에 대한 혜택을 청구하며, 각각 여기에 참조로 통합되어 있다.

박막 저항기(TFR)을 형성하기 위한 현재 교시의 시범적인 구현을 위해, 참고문헌이 아래에 준비되어 있고, 시범사례들은 함께 첨부된 도면에 상세하게 나타나있다. 가능한 한, 동일 혹은 유사한 부품을 지칭하기 위해, 설계도 전체에 걸쳐, 동일한 참조 번호가 사용될 것이다. 첨부된 도면은 이 명세에 통합되어, 명세의 일부를 구성하고 있는데, 현재 교시의 구현을 보여주고, 이 기술서와 함께 현 교시의 원리를 설명하는 기능을 한다.

박막 저항기(TFR)을 형성하기 위한 현재 교시의 시범적인 구현을 위해, 참고문헌이 아래에 준비되어 있고, 시범사례들은 함께 첨부된 도면에 상세하게 나타나있다.

TFR 과정은 반도체 기판의 MIM 축전기와 같은 다른 구조의 동시 형성과 호환하여 사용할 수 있다.

직접회로의 처리 이후에 TFP의 내구성이 도면 16과 17에 묘사된 것처럼 보호층 아래 위치해 있는 TFR 층의 부분을 제거함으로 변경될 수 있다. 예를 들어 적합한 파장의 레이저빔300은 도면 17에 묘사된 TFP 레이어 24A의 일부를 기화하기 위하여 도면 16에 묘사된 보호층26의 아래 위치에 있는 TFP 층24에 집중될 수 있다. 보호층26은 보통 레이저에 영향 받지 않는다. 도면 17에서 TFP 층24A는 보호층 26아래에 있으며, 레이저빔 300에 노출될 때 기화될 것이다. 내구성에서의 적은 변화는 TFR 층의 폭을 줄이기 위하여 TFR 층의 한쪽 또는 양쪽을 깍아냄으로 만들 수 있다. 집중된 레이저빔으로 TFR의 양쪽을 기화시킴으로 이행되는 셰이빙은 예를 들어 섬세한 튜닝과 같은 내구성이 있는 아날로그 트림을 제공할 수 있는데 이는 직접회로의 정확도를 높인다.

대신으로 더 적극적인 트리밍 테크닉은 도면 18에 묘사된 것처럼 TFR 층 24A의 폭을 완전히 절단하는 것을 포함한다. 예를 들어 레이저빔300을 사용하면 도면 19에 묘사된 것처럼 개방회로가 된다. 이는 이전에 도면 16과 17을 참조하여 묘사된 바와 같이 디지탈 트림(예 또는 아니오) 대 아날로그 트림을 제공하기 위하여TFR 층 24A의 일부를 제거하는 것을 고려해 볼 수 있다.

박막 저항기의 레이저 트리밍은 전형적으로 완성된 직접회로에서 수행된다. 삽화의 단순성을 위하여 도면 16과 도면 18은 트리밍 과정상 나타날 수 있는 위의 유전체와 금속화 층등 다양한 층를 포함하지 않았다

또한 TFR은 퓨즈로 구성될 수 있는데 이는 TFR을 통하여 현 전력이 공급되면 끊어질 수 있다. TFP전반의 전력 유출은 도면 20에 묘사된 TFP 층 24A를 녹이거나 증발시켜서 TFR이 전기를 처리하거나 개방회로에서 작동하지 않게 할 수 있다. 이 방식은 디지탈 트림이므로 도면 18과 19와 참고하여 이전에 명시된 레이저 분리 테크닉과 비슷한 결과를 가져온다. 퓨즈 테크닉의 장점은 레이저를 사용하지 않으므로 TFR에 직접 접속할 필요가 없이 TFR위에 놓여있는 하나 또는 그 이상의 층 310을 후에 조립할 수 있다는 점이다.

도면 1-4 및 도면 5는 현재 교시의 첫 번째 구현 중에 형성되는 다양한 구조에 대한 단면도 및 평면도이다.
도면 6-10, 12 은 현재 교시의 첫 번째 구현 중에 형성되는 다양한 구조에 대한 단면도이며, 도면 11은 이에 대한 평면도이다.
도면 14는 현재 교시의 구현에 따라 형성될 수 있는 전자 시스템의 블록 선도이다.
도면 15는 박막 저항기의 일부를 또한 형성하는 층들을 사용하여 형성될 수 있는 축전기를 묘사하는 단면도이다.
도면 16, 및 도면 17은 레이저 빔을 사용하는 TFR의 저항을 바꾸는 과정에 대한 단면도 및 평면도이다.
도면 18은 디지털 트림을 제공하기 위해 TFR을 절단하는 과정을 묘사한 평면도이며, 도면 19는 절단된 TFR 층을 나타내는 단면도이다.
도면 20은 예를 들면 전기 전압을 사용하는 퓨즈가 나갔을 경우, 퓨즈로 사용된 TFR을 묘사하는 단면도이다.

도면에서 몇몇 그림의 몇몇 세부 사항들은, 구조상의 정확성, 상세함 및 크기를 엄격하게 지키기보다는 현재 교시의 구현에 대한 이해를 촉진하기 위해 간략하게 도안된 것이라는 사실에 유념할 필요가 있다.

도면 1은 알려진 처리 기술에 따라 완성될 수 있는 반도체 웨이퍼 기판 조립을 묘사한 것이다. 예를 들어 기판 조립은 유전체의 소자분리 영역 12를 가지는 반도체 웨이퍼와 같은, 반도체 기판 10을 포함할 수 있다. 도면 1은 이에 더하여, 고분자 절연체(게이트 옥사이드)와 같은 유전체 14, ILD 레이어 16, 예를 들면 폴리실리콘 같은, 패턴화된 전도 층 18, 전도 층 18에 전기로 연결되는 금속 접촉 같은 패턴화된 일차 전도 층, 금속 산화물 반도체 (MOS) 소스 혹은 반도체 기판 10 내에 주입된 드레인 확산과 같은, 반도체 장비 단말기 23과 전기로 연결된 금속 접합과 같은 패턴화된 2차 전도성 접합을 포함하는 유전체 층을 묘사한다.

도면1에서 묘사된 것과 비슷한 구조물을 완성한 후에, 박막 전도성 단열제 TFR층24는 도면2에서 묘사된 바와 같이 형성될수있다. 이 전형적인 구현 과정에서, 그 TFR층24는 한 개 이상의 니콜크롬(NiCr) 혹은 실리콘크롬(SiCr)을 함유할 수 있으며, 약 50 A에서 500 A의 두께가 될 수있다. 예를들어 약 50 A 두께범위에서 약 300 A가 될수있다. 그 TFR 레이어 24는 스퍼터 증착, 물리적 증착법 등을 이용하여 형성될 수있다. 그 TFR층은 회로저항을 제공할 수 있고 반도체기판10의 다른 위치에서도 사용될 수도 있다. 그 보호층26은 이산화규소,질화규소 또는 다른 TFR층24에 선택적으로 식각될수 있는 비전도층을 포함한다.

그 보호층26은 그 TFR층을 담금질하는 올바른 조건을 제공하도록 조정될 수있다. 예를 들어, 한 개의 산화 조건이 SiO_n 구성의 증착 산화물을 사용하여 제공될 수 있는 데, 여기서 완성된 박막저항기 층 24의 표면에서 정확한 산화 환경을 제공하기 위해 보호층 26의 산화물 구성을 조정하도록 n은 2보다 크다. 이것은 저항기 수치의 수명 드리프트 및 저항온도계수를 미세하게 조정하는 과정 및 저항기를 사용 수명 기간동안 안정화시키는 방법을 제공한다. 현재 교시의 몇몇 사용에서 n이 2보다 큰 SiO_n 형태의 산화물이 선택될 수 있다.

다음으로, 첫 도형 형성 마스크28, 예를 들어 포토레지스트(광광성 수지)는 보호층26로 형성되고 그후에 TFR 층24를 식각되거나 최소한으로 식각되게 두는 동안 보호막이 형성된다. 그 때문에 그 TFR 층24은 보호층26을 형성한 후에 단열층을 유지할 수 있다. 이산화규소를 식각하는 동안 크롬과 니켈크롬에 분리도가 높은 에칭액은 완충된 플루 오르화 수소산을 포함한다.

보호층26을 에칭하고 첫 마스크를 제거한 후에, 철 단열층30은 도면3에서 묘사된바와 같이 형성된 보호막 26과 단열층 TFR 24 을 통해 형성될수있다. 메탈층30은 한 개나 그 이상의 알루미늄이나 구리를 포함할 수있고, 티타늄 질화물과 알루미늄과 같은 다중 금속층을 포함할 수 있다. 추가의 접촉야금층 또는 반 반사층은 금속시스템 안정성과 포토레지스트 형성 정확도 각각을 대비하기 위해 추가될 수있다. 그런 금속시스템층은 탑 금속화(최종금속배선) 또는 기초 하층을 이루는 금속층을 포함해 아래에 묘사된 바와 같이 금속배선에 따라 약 3,000 A에서 30,000A 정도의 두께가 될 수있다. 금속층30은 다른 전도성물질을 (문장의 간결함을위해 설명 안 함) 연결하는 기능을 할 수 있으나, 장치디자인에 따라 다른 장치기능성을 제공할 수도있다. 예를 들어, 금속30은 축전기 박막저항 이온 주입저항에 사용되는 금속화 층을 다른 장치의 위치에서 제공할 수있다. 금속30을 다른 용도로 사용할 수있는 축전기 박막저항 이온 주입저항은 도면15에 묘사되고 설명되었다.

패턴있는 저항 층과 같은 두 번째 마스크32는 블랭킷 금속층30을 통해 형성되고, 그 후 블랭킷 금속층30과 TFR층24의 노출된 부분이 에칭된다. 에칭 후에 첫번째 마스크 32가 제거되어 도면 4와 유사한 구조가 된다.

도면4에서 묘사된 것과 같이 메탈층30의 에칭은 30A,30B그리고 30C의 메탈 부분을 형성하고,서로 전기적으로 격리될수있다. 도면4,5의 단면도와 도면4구조물의 평면도에서 묘사된 바와 같이, TFR층24은 메탈층30이 있는 모든 위치에 남을 수 있고, 그 결과 메탈층30의 기초 하층을 제공한다.

“기초 하층”이 두 번째층의 모든 위치에 있어서 두번째 층을 기초하는 첫 층이라는 사실이 현재의 교시의 목적을 위하여 반드시 알려져야 한다. 기초 하층은 두 번째층이 형성이 안된 한개 이상의 위치에서 또한 형성될 수있다.

금속 시스템층은 알루미늄이나 구리와같은 주요 전도층을 포함할 수도 있으며, 접촉야금 뿐만아니라 포토레지스트의 해상도를 위한 반반사 층을 제공하기 위한 전도층30에 축적된 층을 보조하기 위해 티타늄 질화물과 같은 기초하층을 포함할 수있다. 현재 교시의 목적과 단순함의 목적을 위해 도면에는 단 하나의 금속층 30이 보여지는 데 이것은 금속층 30 밑 또는 위에 형성된 다른 금속층은 형성된 다른 구조에 의존할 것이기 때문이다.

층30은 박막저항기 엔드캡 금속화 (엔드캡) 30A와 30B를 제공한다. 박막의 저항력은 TFR층 24 A부분의 규모와 구성에 의해서 주로 결정된다. 금속판 30C부분과 TFR층 24B는 컨택20을통해 반도체 기판10의 다른 위치와 패드18 사이의 신호를 보내는 상호연결을 제공한다.

또한, TFR의 저항력을 주로 결정짓는 TFR층24A부분은 에칭(24A부분의 형태를 특정짓는 에칭과는 다름)에 노출되지 않는다. 즉, 24A부분의 수평면은 30A-30C 의 부분을 형성하는 층30을 에칭하는 에칭과정 동안 보호층26과 두 번째 마스크32에 의해 보호된다.

위치40에서, 금속층30과 TFR층24는 모두 에칭되었고, TFR층24가 에칭이 되지 않은 반면에 위치42에서 금속층30은에칭이 되었다. 보호층26은 위치42에서 TFR층24의 에칭을 방해한다. 위치 42에서 TFR 층24는 그 두께,길이, 폭 그리고 보호층26하에 존재하는 TFR층24의 구성에 의해 결정되는 저항력을 갖는 저항기를 제공할 수있다. 금속화 30A와 30B는 TFR 층 24가 보호층26의 양쪽 끝 부분에 측면으로 노출된 TFR층24를 연결할 수있고 저항기 엔드캡 금속화를 제공할 수있다. 이와 같이, 보호막층26하의 TFR층24의 저항력은 부분적으로 보호막층26의 길이와 너비를 조절함에 있어 정의되어질 수있다. 실례로, 블랭킷TFR층24는 블랭킷 금속층30을 에칭하기 이전에 에칭 안 된 상태로 남아있고, 블랭킷 금속층30을 에칭한 후에 에칭된다.

TFR층24에 대해 보호층26에 요구되는 두께는 적어도 부분적으로 보호층26에 노출되는 금속층30을 에칭하는 금속에칭의 선택도에 의해 결정난다는 사실은 이해가 될 것이다. 또한, TFR층24를 선택하는 보호층26을 형성하는 에칭의 선택도는 보호층26에 의해 보호되지 않은 범위에 남아 있는 TFR층24의 두께를 정한다. 그 남아 있는 TFR층24의 두께는 TFR층24와 층30의 금속화 사이의 접촉저항력에 영향을 미치며, 그 곳에서 TFR층24와의 연결이 금속 접촉범위인 30A와 30B에서 이루어진다. 즉, 만약 TFR층 24의 노출된 부분이 보호층26을 형성하는 동안 과도하게 에칭되면, 금속층 범위인 TFR층24와 관련된 30A와 30B사이의 접촉저항이 높아질 수도있다. 그렇기 때문에, 위에서 설명된 것과 같이 보호층26(예, TFR층24의 에칭이 없이 혹은 거의 없이 보호층26을 제거한다) 의 에칭 동안 TFR층24에 매우 선택적인 에칭은 보호층 에칭에 사용되어야만 한다.

도면 4와 5의 구조에서 TFR층 24는 금속 30A, 30B와 30C의 하단과 보호층 26하단에 머무른다. 금속층 30을 모양화하여 금속층 구조 30A-30C를 형성하기 위한 식각은 또한 보호층 26에 의해 보호받지 못하는 TFR층 24을 만들어 내고, 그럼으로써 TFR층 24의 내구성이 자리잡게 되는데 이는 에칭을 하기 전 연막층과 같은 것이다. 이전에 논의된 바와 같이 TFR층의 내구성은 그 두께, 구조 그리고 보호층 26의 넓이에 의해 지배적으로 결정된다. 뒤이어 온도, 작용 혹은 강화 공정이 내구성에 영향을 주며, 이 또한 고려되어야 한다.

알루미늄 금속층 30과 Sicr 혹은 NiCr층 24는 선택적으로 보호층 26과 유전체 16에 식각되어 질 수 있는데, 예를 들어 CI₂/BCI₃ 화학 결합을 포함하는 건조 식각 혹은 인산(H₃PO₄)을 포함하는 습식 식각을 사용한다. 이 식각은 유전체층 16이 노출됨에 따라 사라질 수도 있다.

금속층이 TFR층보다 두드러지게 두터워짐에 따라, 금속층 부분인 30A-30C의 전도성/내구성에 대한 TFR층 24의 어떠한 영향력도 최소화될 것으로 기대되어 진다. 예를 들어, 위에서 언급한 바와 같이 금속층 부분인 30A-30C는 약 3000

30,000

에서 두께를 형성하고, 반면 TFR층 24는 약 50

에서부터 500

에서 두께를 형성한다.

도면 4와 5를 참조하면, 위에서 묘사된 과정은 TFR층 24에 의해 내구성이 결정되는 얇은 피막 저항기를 공급하여 준다. TFR층 24A의 수평적 표면은 엔드캡 금속화 중간에 위치하는 식각에 노출되지 않는다. TFR층 24가 상대적으로 얇기 때문에 식각에 노출되는 동안 일어날 수 있는 층의 손상이나 연화현상은 피하게 된다. 이 과정은 얇은 피막 저항기를 초래할 수 있는데, 이것은 TFR층의 수평부분이 식각에 노출되는 과정에서 형성된 저항기보다 이상적인 저항기 가치에 보다 밀접하게 어울린다.

현재 교시의 또 다른 구현 방법이 도면 6-13에서 묘사되어지는데, 이것은 "뒤집힌" 접근법을 사용하여 만들어진 TFR 저항기 구조를 포함한다. 이 과정의 구현은 또한 TFR층의 수평면 식각을 피한다. 이 구현은 반전도체 회로기판 100을 포함하는데, 이것은 게이트 절연체(게이트 산화물)뿐 아니라, STI 영역, 실리콘의 부분적 산화 (LOCOS)로 인한 산화물, 도핑 영역, 전도성 구조물 등등의 다른 구조물들도 포함하는데, 간결한 설명을 위해 이하 생략하도록 한다. 이러한 구현체는 연막 금속층 104로 형성되어 질 수 있는데 이것은 이전 구현체인 30층으로서 비슷한 기능을 제공한다. 금속층 104는 하나 혹은 그 이상의 알루미늄과 구리를 포함할 수 있으며 또한 티타늄 질화물이나 알루미늄과 같은 다중 금속층을 포함할 수도 있다. 금속 구조의 안전성과 포토레지스트 패터닝의 정확성을 각각 제공하기 위하여 야금층 혹은 반사방지막과의 가중된 접촉이 더하여질 수 있다. 그러한 금속 시스템 층은 약 3000

와 약 30,000

사이의 두께에 존재할 수 있다. 금속층 104는 다는 전도체 물질 (간략화 하기 위해 설명하지 않음)들 사이에서 연결체로서의 기능을 할 수 있으나 그 장치의 디자인에 따라 다른 장치 기능을 제공할 수 있다.

또한 도면 6에서 묘사된 것은 패턴화된 저항층으로써 최초 마스크 106이다. 도면 6의 구조를 형성한 후에 금속층 104는 연막 전열층 102에 노출되도록 식각될 수 있고, 그후 최초 마스크 106은 제거된다.

다음으로, 도면 7에서 묘사된 것 처럼 패턴화된 저항층으로써 ILD 108층과 두번째 마스크 110이 형성된다. 두번째 마스크 110은 ILD 층 108을 통하여 식각되어 지는 오프닝 112를 포함하는데 이는 오프닝을 금속층 104에 연결하기 위한 것이다. 도면 7을 형성한 후에 ILD 층 108은 금속층 104에 노출되도록 식각되고, 그 이후 두 번째 마스크 110은 제거된다.

따라서, 텅스텐 층 같은 블랭킷 금속 층 120은 ILD 층 108와 접촉 금속 층 상의 빈 공간을 채우는ILD 층 108 위에 형성된다. 블랭킷 금속 층 120은 접촉 부의 빈공간 112 (도면 7)을 채우기에 충분한 두께로 형성될 수 있다. 금속 120을 형성하고, ILD 층 108에 놓인 금속 부분은 식각되거나 평면화될 수 있는데, 예를 들면, ILD 층108을 노출 시키기 위해, 등방성 혹은 이방성의 화학 식각 혹은 CMP 상감 과정을 사용할 수 있다. 이는 전기상으로 서로 격리되고, 도면 9에 묘사된 것처럼, 금속 층 104와 전기상으로 접촉하는 금속 접촉(vias) 130 를 남긴다.

도면 8의 금속 층를 식각하거나 평면화한 후, 예를 들어, 약 50

약 500

, 정도의 두께를 가지는, NiCr 혹은 SiCr와 같은 블랭킷 TFR 층 132, 실리콘 이산화물과 같은 블랭킷 보호 층 134, 및 패턴화된 저항 층와 같은 3차 마스크 136이, 도면 9에 묘사된 것처럼 형상된다. 따라서, 블랭킷 보호 층 134는 TFR 층 132에 선별적으로 식각되고, 이는 TFR 층 132의 식각을 거의 혹은 전혀 발생시키지 않는다. 전 과정에 묘사된 식각으로 충분할 것이다. 블랭킷 보호 층 134의 패턴화가 끝난 후, 마스크 136가 제거되고, 이는 도면 10의 단면도와, 도면 10의 구조를 묘사하는 도면 11의 평면도에 묘사된 것처럼, 블랭킷 TFR 층 132 및 패턴화된 보호 층 140을 남겨놓는다.

보호 층 140은 예를 들면 금속 처리와 같은 그 다음의 과정에서, 보호 층 140이 TFR 층 132를 보호할 수 있다. 예를 들어, 도면 12에 묘사된 금속 층 142는 TFR 층 132와 보호 층 140위에 형성된 다음 식각 될 수 있다. 금속 층 132의 식각이 보호 층 140에 선별적인 한, 보호 층 140 밑에 놓인, TFR 층132의 부분은 도면 13에 묘사된 것처럼 남아있을 것이다.

웨이퍼 처리는 완전한 장치를 구성하기 위해, 알려진 기법에 따라 지속될 수 있다.

TFR 층 132는 금속 식각의 영향을 받지 않는 박막 저항기를 제공할 수 있다. TFR 층 132는, 금속 층 104 이후에, 형성되고, 접촉 130의 사용을 통해, 금속 층 104와의 접촉을 만든다. 따라서 이러한 과정은, 금속 층 104 및 TFR 132사이에 놓인 접촉 층 130과 함께, 세가지 다른 금속 층들의 활용을 포함할 수 있다.

도면 13 구조는 반도체기기의 회로 저항기를 제공할 수 있다. 구조104는 회로 저항기를 위한 저항기 엔드켑을 제공할 수 있고 TFR 층 132 는 박막 저항기에 저항을 제공한다. 이 구현에서, 회로 저항기의 저항은 주로 TFR 층 13의 두께와 구성, TFR 층 132의 각 끝의 비아의 수, 비아 130의 크기와 구성, 비아 130사이의 거리를 통제함으로써 결정된다. TFR 층 132 의 각 끝의 세 비아가 도면 11에 나온다. 이 구현에서 비아130은 TFR 층 132와 저항기 엔드캡 104 사이에 끼워져 있다.

화학 기계적 평면화 금속 절차는 금속화 층 위에 적층된 ILD 층의 사용을 포함할 수 있다. 이들ILD 층은 CMP를 사용하여 평면화할 수 있다. 금속과 같은 전도체 층 하의 구조에의 전기적 접촉은 일례로 텅스텐 플러그 과정을 사용하여 금속화된 컨택트나 비아의 사용을 포함할 수 있다. 이들 구조의 형성 중에 박막 저항기에 사용되는 것과 같은 박막 금속화 층을 직접 접촉하는 것은 어렵다. 상기 구현은 TFR 층의 식각을 컨택트/비아 식각이나 또는 상호연관 금속화 에티를 통해 피하는 방법을 제공한다. 이러한 컨택트/비아 및 금속화 에치는 TFR층이 ILD 또는 상호연결 금속화 층 두께에 비해 얇으므로 TFR층을 신속히 제거할 수 있는 건조 식각 절차를 사용한다.

도표 14의 블록선도에서 기술된 특정 구현에서 전자 시스템 200은 전원202를 포함할 수 있으며, 이는 전환된 교류 전원(AC) 또는 직류전원 공급장치나 건전지와 같은 직류 전력원(DC)이 될 수 있다. 시스템 200은 마이크로 프로세서, 마이크로 제어, 내장형 프로세서, 디지털 시그널 프로세서, 이 중 둘 이상의 조합 중에 한가지 이상이 될 수 있는 프로세서 204를 포함한다. 프로세서204는 메모리 208에 전자적으로 버스 206을 통해 연결될 수 있다. 버스 206은 예를 들어 고급 마이크로세서 버스 구축 (AMBA)과 같은 온-칩 버스 이나 직접회로 버스, 예를 들어 주변 부품 인터페이스(PCI) 및 PCI 익스프레스(PCIe) 버스와 같은 오프-칩 버스, 전자 시스템 200의 특정 요구사항을 위한 전유 버스 중 한가지 이상이 될 수 있다. 메모리 208은 SRAM(정적 무작위 접근 메모리), DRAM(역동적 무작위 접근 메모리), ROM(읽기 전용 메모리), 플래시 메모리, 이 중 두 가지 이상의 조합 중 한 가지 이상이 될 수 있다. 전자시스템 200은 다른 반도체 소자나 반도체 소자를 포함한 하위시스템을 포함할 수 있으며, 버스 212를 통하여 프로세서 204에 연결될 수 있다. 프로세서 204, 메모리 208 및/또는 다른 소자 210중 그 전부 또는 일부가 전원202를 통해 전력을 공급받을 수 있다. 현재 교시 에 의하면 전자 시스템 200의 구성요소로 포함되거나 전자 시스템 200과 접속되어있는 반도체 소자 중 그 전부 또는 일부는 한 개 또는 그 이상의 박막 저항기를 포함할 수 있다. 전자 시스템은 전기통신, 자동차 업계, 반도체 테스트, 제조 장비, 소비자 전자공학 또는 소비자나 산업 전자 장비에서 컴퓨터가 만들어낸 일부를 포함할 수 있다.

도면 15는 현재 교시에 따라 MIM 축전기와 TFP를 기술한다. MIM축전기는 예를 들어 도면 4와 5의 TFR 소자와 같이 상기에 기술된 바 TFP와 공통적으로 다양한 층을 이용하여 형성될 수 있다. 도면 15는 반도체 웨이퍼, 게이트 유전체 층 14, 레벨간 유전체 (ILD) 층, 도면 4에 참조되어 상기에 기술되고 도면 15의 왼편에 묘사된 다양한 다른 층들과 같은 반도체 회로기판 10을 기술하고 있다. 도면 15는 TFP 층 24C와 오른편에 형성된 금속 층 부분 30D를 상세히 묘사한다. 그러므로 TFP 층 24와 금속 층 30은 모두 TFP 위치와 MIM 위치에서 형성되었고 좌측의 TFP 소자와 우측에 묘사된 MIM 바탕 판 30D를 위한TRP 엔드캡 30A와 30B를 제공하기 위하여 사용될 수 있다. 도면 15의 MIM축전기는 추가로 축전기 유전체 220과 동일한 마스크를 사용하여 본을 뜰 수 있는 축전기 상판 222를 포함한다.

도면 4에 묘사된 바처럼 금속 층 부분 30A, 30B, 및 30C를 형성하기 위하여 TFP 층 24C와 금속 층 30에 식각할 때, 층들은 도면 15에 묘사된 바처럼 TFP 층 부분 24C와 금속 층 부분 30D로부터 바닥판의 윤곽을 나타내게 하기 위하여 동시에 식각될 수 있다. 나중에 블랭킷 ILD 층224가 바탕 판 30D, 축전기 유전체 220과 축전기 상판 위에 형성될 수 있고, 다음에 상판 222와 바탕 판 30D를 노출하는 콘택 오픈을 만들기 위하여 본을 형성할 수 있다. 다음으로, 전도체가 전도 비아 226을 제공하기 위하여 콘택 오픈을 채우는 것이 형성될 수 있다. 예를 들어 다마신 과정을 사용한 다음에 금속2 층이 상호연결 금속화228에서 비아226을 제공하기 위하여 형성될 수 있다.

TFR 과정은 그러므로 반도체 기판의 MIM 축전기와 같은 다른 구조의 동시 형성과 호환하여 사용할 수 있다.

위에 언급한 직접회로의 처리 이후에 TFP의 내구성이 도면 16과 17에 묘사된 것처럼 보호층 아래 위치해 있는 TFR 층의 부분을 제거함으로 변경될 수 있다. 예를 들어 적합한 파장의 레이저빔300은 도면 17에 묘사된 TFP 레이어 24A의 일부를 기화하기 위하여 도면 16에 묘사된 보호층26의 아래 위치에 있는 TFP 층24에 집중될 수 있다. 보호층26은 보통 레이저에 영향 받지 않는다. 도면 17에서 TFP 층24A는 보호층 26아래에 있으며, 레이저빔 300에 노출될 때 기화될 것이다. 내구성에서의 적은 변화는 TFR 층의 폭을 줄이기 위하여 TFR 층의 한쪽 또는 양쪽을 깍아냄으로 만들 수 있다. 집중된 레이저빔으로 TFR의 양쪽을 기화시킴으로 이행되는 셰이빙은 예를 들어 섬세한 튜닝과 같은 내구성이 있는 아날로그 트림을 제공할 수 있는데 이는 직접회로의 정확도를 높인다.

대신으로 더 적극적인 트리밍 테크닉은 도면 18에 묘사된 것처럼 TFR 층 24A의 폭을 완전히 절단하는 것을 포함한다. 예를 들어 레이저빔300을 사용하면 도면 19에 묘사된 것처럼 개방회로가 된다. 이는 이전에 도면 16과 17을 참조하여 묘사된 바와 같이 디지탈 트림(예 또는 아니오) 대 아날로그 트림을 제공하기 위하여TFR 층 24A의 일부를 제거하는 것을 고려해 불수 있다.

또한 TFR은 퓨즈로 구성될 수 있는데 이는 TFR을 통하여 현 전력이 공급되면 끊어질 수 있다. TFP전반의 전력 유출은 도면 20에 묘사된 TFP 층 24A를 녹이거나 증발시켜서 TFR이 전기를 처리하거나 개방회로에서 작동하지 않게 할 수 있다. 이 방식은 디지탈 트림이므로 도면 18과 19와 참고하여 이전에 명시된 레이저 분리 테크닉과 비슷한 결과를 가져온다. 퓨즈 테크닉의 장점은 레이저 를 사용하지 않으므로 TFR에 직접 접속할 필요가 없이 TFR위에 놓여있는 하나 또는 그 이상의 층 310을 후에 조립할 수 있다는 점이다.

현 교시에서의 광대한 범위가 제시하는 숫자 상의 범위와 파라미터가 근사함에도 불과하고 특정한 사례에서의 숫자 값은 가능한 한도에서 정확하게 보고되고 있다. 그러나 어떤 숫자 값은 본질적으로 개개의 검사 측정에서 발견된 표준편차의 결과에 따라 불가피하게 오류 값을 포함하고 있다. 게다가 이러한 이유로 발표된 모든 범위가 그 점을 포괄하는 전체 또는 부분의 하위 범위를 아우르는 것으로 이해되고 있다. 예를 들어 "10보다 작은" 범위는 최소 0에서 최대 10 사이(포함)의 전체 또는 부분의 하위범위를 포함한다. 즉 예를 들어 1부터 5같이 0보다 같거나 크고 10보다 같거나 작은 범위를 모두 또는 일부를 포함한다. 어떤 경우, 매개변수로 명시된 숫자 값은 마이너스 값을 취할 수도 있다. 이러한 경우 "10이하"로 명시된 범위의 표본 값은 -1, -2, -3, -10, -20, -30, 등과 같은 마이너스 값을 취할 수 있다.

현 교시에서 한가지 이상의 구현에 대하여 실례를 보여주었던 반면, 청구항의 정신과 범위에서 벗어남이 없이 설명된 실례들이 변경 또는 수정될 수 있다. 게다가, 현 교시의 특별한 특성이 기타 구현들 중에서 오직 하나에 대하여만 공개 될 수 있는 반면, 이러한 특성은, 여하한 주어진 혹은 특정 기능에 바람직하고 유리한, 다른 구현들의 하나 이상의 특징과 결합 될 수도 있다. "포함하는", "포함한다", "가지는", "가진다","함께"등을 포함하는 용어 혹은 이들의 변형된 형태들이 상세 기술서 혹은 품질 설명서 등에 사용될 정도로, 이러한 용어들은 "구성하는"이라는 단어와 형식상에서 유사한 포괄적인 의미를 가지고 있다. "~중에서 최소한 하나"라는 용어는 열거된 항목 중에서 하나 이상이 선택될 수 있음을 의미하기 위해 사용된다. 여기에서의 논의 및 품질설명에서, "~상의(on)"라는 용어는 두 물질의 관계에 따라 사용될 수 있는데, "~위의(over)"라는 말이 물질들이 근접하지만, 아마도 이들 사이에 접촉을 가능하게 할 수 있는 하나 이상의 추가적인 중간 물질이 존재할 수 있어도, 꼭 필요한 것은 아닌 반면에, 다른 물체의 "~상에" 있다는 것은 적어도 물질들 사이에 어느 정도 접촉이 있음을 의미한다. "~상의" 혹은 "~위의"라는 용어 어떤 것도, 여기에 사용된 여하한 방향성을 의미하지 않는다. "균일"은 코팅된 소재를 자세히 기술하는데 사용되었으며 밑에 있는 소재의 각도가 균일 소재에 의해 보호된다. "대략"이라는 용어는 기재된 값이 설명된 구현에 대해 과정 혹은 구조상의 부적합을 발생시키는 일 없이, 변경이 다소 달라질 수 있다는 것을 나타낸다. 마지막으로 "예시적"은 그것이 이상적임을 의미한다기 보다는 하나의 사례라는 의미로 사용된다. 여기에 공개된 현 교시의 사양 및 훈련에 대해 고려해 볼 때, 기술이 뛰어난 사람들에게, 현 교시의 다른 구현들이 분명하게 받아 들여질 것이다. 이 사양 및 사례들은, 현 교시의 범위 및 실제 범위와 함께, 다음의 제품 설명서의 지시에 따라, 본보기로써만 고려되도록 의도되었다.

이 응용기술에 사용된 상대적인 위치라는 용어는, 해당 기판 혹은 웨이퍼의 방향과는 상관없이, 기판 혹은 웨이퍼의 작업 평면 혹은 재래식 평면에 평행한 판에 기초하여 규정된다. 이 응용 기술에서 "수평의", 혹은 "측면의"라는 용어는 해당 기판 혹은 웨이퍼의 방향과는 상관없이, 재래식 평면 혹은 웨이퍼 혹은 기판의 작업 평면에 수평적인 평면을 의미한다. "수직의"라는 용어는 수직으로 직각을 이루는 방향을 의미한다. "~상의", "측" (예:측벽), "더 높은" "더 낮은" "위의" "~상의" 및 "아래의"와 같은 용어들은 해당 기판 혹은 웨이퍼의 방향과는 상관없이, 재래식 평면 혹은 웨이퍼 혹은 기판의 상부에 높여지는 작업 표면을 규정하는 것이다.

200: 전자 시스템
202: 전원
204: 프로세서
208: 메모리
210: 기타 기기

Claims

반도체 기판위에 전도 박막 저항(TFR)층을 형성하고;
TFR 층의 제1 위치의 복수장소에 패턴형 보호층 형성하고, 제2 위치에는 패턴형 보호층이 형성되지 않으며;
TFR층과 패턴형 보호층에 블랭킷 전도층을 형성하고,
블랭킷 전도층 제1 위치의 복수장소에 에칭을 하여 패턴형 전도층을 형성하고, 제2 위치의 복수 장소에는 패턴형 전도층을 형성하며, TFR 층은 에칭된 전도층의 하층이 되는 반도체 기기를 형성하는 방법.
청구항1의 방법으로서,
전도층을 블랭킷층으로 형성하고,
블랭킷 전도층을 블랭킷 TFR층 위에 형성하고,
블랭킷 전도층위 에칭 후, 블랭킷 TFR층을 제2 위치의 복수장소에 에칭하는
것을 더욱 포함하는 방법.
청구항2의 방법으로서,
블랭킷 TFR층을 제2 위치의 복수장소에 에칭할 때, 블랭킷 TFR층을 제3 위치의 복수장소에 에칭하여 블랭킷 TFR층으로부터 축전기 하부판을 형성하는 것을 더욱 포함하는 방법.
청구항1의 방법으로서,
블랭킷 전도층을 에칭할 때, 보호층이 TFR층이 제1 위치의 복수장소에 에칭되는 것을 방지하는 방법.
청구항1의 방법으로서,
블랭킷 전도층의 에칭은 TFR층의 저항 엔드캡이 되고 TFR층과 저항 엔드캡이 회로 저항을 형성하는 것을 더욱 포함하는 방법.
청구항5의 방법으로서,
TFR층의 일부을 제거하여 회로 저항의 전기 저항을 수정하는 것을 더욱 포함하는 방법.
레이저 광선을 TFR층에 조사하여 TFR층의 일부를 제거하는 청구항6의 방법.
TFR층의 측면을 한군데 또는 그이상 깎아내어 TFR층의 일부를 제거함으로써 TFR층의 폭을 감소시키는 청구항6의 방법.
TFR층의 일부를 제거함으로써 TFR층을 폭으로 완전 절개하여 공개 회로를 형성하는 청구항6의 방법.
청구항6의 방법에서,
TFR층의 일부를 제거함은 TFR층에 전류나 전압을 가하여 전기적 열림을 형성하는 방법
블랭킷 전도층을 에칭하여 TFR층의 저항 엔드캡을 형성하고;
TFR층과 저항 엔드캡으로부터 회로 저항을 형성하고,
보호층의 폭을 부분적으로 조절하여 회로 저항의 저항치를 결정하는
청구항1의 방법.
반도체 기기 형성 방법으로서,
반도체 하층판에 제1 금속층을 형성하고;
제1 금속층에 패턴을 만들어 제1 저항 엔드캡과 제2 저항 엔드캡을 형성하고;
제1 엔드캡과 제2 엔드캡상에 유전층을 형성하며;
유전층을 에칭하여 제1 접촉 열림을 형성하여 제1 엔드캡을 노출시키고 제2 접촉 열림을 형성하여 제2 엔드캡을 노출하고;
제1 접촉 열림내에 제2 금속층을 형성하여 전기적으로 제1 엔드캡과 접촉하는 제1 비아를 만들고 제2 접촉 열림 내에는 제2 엔드캡을 전기적으로 접촉하는 제2 비아를 만들고;
반도체 하층판에 전도 박막 저항(TFR)을 형성하여 제1 비아 및 제2 비아를 전기적으로 접촉하고,
TFR층 제1 위치의 복수 장소에 패턴 보호층을 형성하는데 패턴 보호층은 제2 위치의 복수 장소에는 형성되지 않고;
보호층 위에 제3의 금속층을 형성하고;
제3의 금속층과 TFR층을 제2 위치의 복수 장소에서 에칭하는데 패턴 보호층이 TFR층의 일부가 에칭되는 것을 막는 것을 포함하는 반도체 기기 형성 방법.
청구항 12의 방법으로서,
TFR층과 저항 엔드캡으로 회로 저항을 형성하는 것을 더욱 포함하는 방법.
청구항 13의 방법으로서,
TFR층의 일부를 제거하여 회로 저항의 전기 저항을 수정하는 것을 더욱 포함하는 방법.
청구항14의 방법으로서,
레이저 광선을 TFR층에 조사하여 TFR층의 일부를 제거하는 방법.
청구항14의 방법으로서,
TFR층의 일부를 제거함은 TFR층의 하나 또는 그 이상의 측면을 깎아내어 TFR층의 폭을 감소시키는 방법.
청구항14의 방법으로서,
TFR층의 일부를 제거함은 TFR층을 폭으로 완전 절개하여 공개 회로를 형성하는 방법.
청구항14의 방법으로서,
TFR층의 일부를 제거함은 TFR층에 전류나 전압을 가하여 전기적 열림을 만드는 방법.
박막 저항으로 구성된 반도체 기기로서, 박막 저항기는:
박막 저항층(TFR);
TFR층의 제1 위치 위에 있으나 제2 위치 위에는 있지 아니한 보호층; 그리고
TFR층과 전기적으로 접촉하는 제1 엔드캡과 TFR층과 전기적으로 접촉하는 제2 엔드캡을 형성하는 보호층으로 구성되며, 여기서 TFR층은 전도층의 하부판이 되는 반도체 기기.
청구항 19의 반도체 기기로서, TFR 층을 구성하는 축전기 바탕 판을 더욱 포함하는 반도체 기기.
청구항19의 반도체 기기로서,
제1 저항 엔드캡과 제2 저항 엔드캡;
제1 저항 엔드캡에 전기적으로 결합된 제1 전도 비아와 제2 저항 엔드캡에 전기적으로 결합된 제2 전도 비아; 그리고
제1 저항 엔드캡, 제2 저항 엔드캡, 제1 전도 비아, 그리고 제2 전도 비아 위에 있는 박막 저항(TFR)을 더욱 포함하여 여기서 제1 전도 비아와 제2 전도 비아는 TFR층을 제1 저항 엔드캡과 제2 저항 엔드캡에 전기적으로 결합하는 반도체 기기.
박막 저항을 포함하는 전자 시스템으로서:
박막 저항은:
박막 저항(TFR)층;
TFR층의 제1 위치 위에 있으나 제2 위치 위에는 있지 않는 보호층; 그리고
TFR층과 전기적으로 접촉하는 제1 엔드캡과 TFR층과 전기적으로 접촉하는 제1 엔드캡을 형성하는 보호층, 여기에서 TFR층은 전도층의 하부판이 되고;
최소 한 개의 프로세서;
최소 한 개의 기억 장치; 그리고
최소 한 개의 프로세서와 최소 한개의 기억 장치에 전력을 공급하는 전력 공급원을 포함하고,
여기에서 박막 저항은 최소 한 개의 프로세서나 최소 한 개의 기억 장치의 일부분인 전자시스템.