KR20080010666A - 반도체 소자의 레이아웃 - Google Patents

Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 평탄화 공정시 퓨즈박스 인접 활성영역이 어택(attack)을 받거나 게이트가 짧게 또는 좁게 형성되는 현상을 방지하기 위해, 퓨즈박스 주변의 스페이스 영역에 더미 패턴을 조밀(dense)하게 형성함으로써 평탄화 공정시 마진을 확보할 수 있고, 더미 패턴이 형성되지 않는 영역으로 인한 소자 페일(fail)을 방지할 수 있는 기술이다.

퓨즈박스, 평탄화 공정

Description

반도체 소자의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}

도 1은 일반적인 반도체 소자의 다이(die)를 도시한 평면도.

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 레이아웃도.

도 3은 종래기술에 따른 반도체 소자의 레이아웃의 문제점을 설명하기 위한 사진.

도 4a 내지 도 4c는 종래기술에 따른 반도체 소자의 레이아웃도.

도 5는 종래기술에 따라 형성된 더미 패턴의 문제점을 설명하기 위한 레이아웃 및 개략도.

도 6은 본 발명에 따른 반도체 소자의 레이아웃도.

도 7은 도 6에 도시된 퓨즈 영역의 간략도.

< 도면의 주요부분에 대한 부호의 설명 >

111 : 퓨즈 영역 113a, 113b : 퓨즈박스

115 : 더미 패턴 117 : 활성영역

119 : 퓨즈 오픈 영역 121 : 픽스막

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 특히 퓨즈박스 주변에 더미 패턴을 삽입하여 평탄화 공정시 퓨즈박스와 인접한 활성영역이 어택(attack)을 받거나 게이트가 짧게 또는 좁게 형성되는 현상을 방지할 수 있는 반도체 소자의 레이아웃에 관한 기술이다.

일반적으로 리페어 공정을 위한 반도체 소자의 제조는 다음과 같은 방식으로 진행된다.

먼저, 셀 영역과 퓨즈영역 및 패드영역으로 구획되고 퓨즈라인과 층간절연막 및 금속배선을 포함한 소정의 하부구조물이 형성된 반도체 기판을 마련한 후, 상기 기판 결과물 상에 보호막(PIQ)을 형성한다.

그 다음, 상기 퓨즈영역 상에 형성된 보호막과 층간절연막의 일부를 식각하여 리페어용 제 1 트렌치를 형성하고, 동시에 패드영역 상에 형성된 보호막을 식각하여 금속배선을 노출시키는 제 2 트렌치를 형성한다.

여기서, 상기 제 1 및 제 2 트렌치 형성을 위한 식각 공정을 리페어 식각 공정이라고 하며, 상기 리페어용 제 1 트렌치 부분을 퓨즈 박스(fuse box)라 한다.

그리고, 상기 노출된 금속배선은 이후 패키지 공정에서 와이어(wire)가 본딩(bonding)될 부분이다.

다음으로, 상기 결과물 전면 상에 제 1 및 제 2 트렌치를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 상기 픽스막을 열공정을 통해 치밀화한 후, 제 1 및 제 2 트렌치 상에 형성된 픽스막을 제거한다.

여기서, 상기 픽스막은 카본(carbon)을 포함한 막으로서 이후 패키지 공정시 공정 환경으로부터 칩을 보호하는 역할을 한다.

도 1은 일반적인 반도체 소자의 다이(die)를 도시한 평면도이다.

도 1을 참조하면, 퓨즈영역(13)은 다이(die)(11)의 중앙부에 형성되어 있는 것을 볼 수 있다.

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 레이아웃도로서, 도 2a는 도 1의 퓨즈영역(13)을 확대 도시한 것이고, 도 2b는 도 2a를 확대 도시한 것이며, 도 2c는 도 2b를 확대 도시한 것이다.

도 2a를 참조하면, 퓨즈영역(13)은 리페어를 위한 다수의 퓨즈를 구비하는 퓨즈박스(15a, 15b)를 포함하며, 도 2c에 도시된 바와 같이, 상기 퓨즈박스(15a, 15b)와 인접하게 게이트(17)가 형성되어 있다.

이때, 상기 퓨즈박스(15a, 15b) 주변은 패턴이 없는 스페이스 영역이다.

도 3은 종래기술에 따른 반도체 소자의 레이아웃의 문제점을 설명하기 위한 사진이다.

도 3을 참조하면, 반도체 소자의 제조공정 중 평탄화 공정시 디싱(dishing) 현상에 의해 상기 게이트(17)가 (A)와 같이 짧게 또는 좁게 형성되는 문제점이 있다.

또한, 도면에는 도시되지 않았으나, 평탄화 공정시 상기 퓨즈박스(15a, 15b) 주변의 활성영역이 어택(attack)을 받는 현상이 발생하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위해, 종래에는 엔지니어들이 상기 퓨즈박스(15a, 15b) 주변의 스페이스 영역에 더미 패턴을 삽입하는 방법을 사용하고 있 다.

도 4a 내지 도 4c는 종래기술에 따른 반도체 소자의 레이아웃도로서, 도 4b는 도 4a를 확대 도시한 것이고, 도 4c는 도 4b를 확대 도시한 것이다.

도 4a를 참조하면, 상기 퓨즈박스(15a, 15b) 주변의 스페이스 영역에 더미 패턴(19)이 삽입되어 있고, 상기 더미 패턴(19)은 도 4c에 도시된 바와 같이, 패턴 밀도가 소하게 형성되어 있는 것을 볼 수 있다.

도 5는 종래기술에 따라 형성된 더미 패턴(19)의 문제점을 설명하기 위한 레이아웃 및 개략도이다.

도 5를 참조하면, 상기 퓨즈박스(15a)와 상기 퓨즈박스(15b)는 일정간격 이격되어 형성되어 있다.

이때, 상기 퓨즈박스(15a)는 반도체 기판의 활성영역(21) 상부에 소정의 하부구조물(미도시)을 형성하고, 퓨즈 오픈 영역(23)을 형성한 후, 상기 퓨즈 오픈 영역(23)을 포함한 전체 표면 상부에 칩을 보호하기 위한 픽스막(25)을 형성한다. 그 다음, 열공정을 통해 상기 픽스막(25)을 치밀화한 후, 상기 픽스막(25)을 제거하는 공정을 진행하여 완성한다. 이때, 상기 픽스막(25)은 완전히 제거되지 못하고, 소정 영역만 제거된다.

그런데, 상기 더미 패턴(19)은 엔지니어들 간에 정해진 규격없이 형성되고, 상기 픽스막(25)을 기준으로 삽입함에 따라 상기 퓨즈 오픈 영역(23)과 이웃하는 상기 퓨즈박스(15b) 간에 5±0.5μm의 마진을 확보하지 못해 상기 더미 패턴(19)이 형성되지 못하는 경우가 발생한다.

상술한 종래기술에 따른 반도체 소자의 레이아웃은, 퓨즈박스(15a, 15b) 주변에 패턴이 없어 평탄화 공정시 디싱(dishing) 현상에 의해 퓨즈박스(15a, 15b) 주변의 활성영역이 어택(attack)을 받거나, 상기 퓨즈박스(15a, 15b)와 인접한 게이트(17)가 짧게 또는 좁게 형성되는 문제점이 있다.

또한, 이를 해결하기 위해 상기 더미 패턴(19) 삽입시 엔지니어들간의 기준이 달라 삽입되지 않거나, 상기 퓨즈 오픈 영역(23)과 이웃하는 상기 퓨즈박스(15b) 간에 마진을 확보하지 못해 형성되지 않는 경우가 발생함에 따라 웨이퍼 내의 소자 특성이 일정하지 못하고, 공정마진을 확보할 수 없는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 퓨즈박스 주변의 스페이스 영역에 더미 패턴을 조밀(dense)하게 형성함으로써 평탄화 공정시 마진을 확보할 수 있는 반도체 소자의 레이아웃을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 레이아웃은,

퓨즈영역의 반도체 기판 상부에 형성된 제 1 퓨즈박스;

제 1 퓨즈박스와 인접하여 형성된 제 2 퓨즈박스; 및

제 1 및 제 2 퓨즈박스 주변의 스페이스 영역에 형성된 다수의 더미 패턴

을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 더미 패턴은 게이트 패턴으로 형성하는 것과,

제 1 및 제 2 퓨즈박스 각각은

반도체 기판에 형성된 활성영역;

활성영역 상부에 형성된 퓨즈 오픈 영역; 및

퓨즈 오픈 영역을 포함한 상기 활성영역 상부에 형성되고, 소정영역 제거된 픽스(PIX)막

을 포함하는 것과,

제 1 퓨즈박스의 퓨즈 오픈 영역과 더미 패턴은 2~3μm의 간격으로 형성하는 것과,

제 2 퓨즈박스와 더미 패턴은 0.8~1μm의 간격으로 형성하는 것

을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 6은 본 발명에 따른 반도체 소자의 레이아웃도이다.

도 6을 참조하면, 퓨즈 영역(111)은 퓨즈박스(113a, 113b)를 포함하고, 상기 퓨즈박스(113a, 113b) 주변에 더미 패턴(115)이 형성되어 있다.

이때, 상기 더미 패턴(115)은 게이트로 형성하는 것이 바람직하다.

여기서, 상기 퓨즈박스(113a, 113b)는 반도체 기판의 활성영역(117) 상부에 소정의 하부구조물(미도시)을 형성하고, 퓨즈 오픈 영역(119)을 형성한 후, 상기 퓨즈 오픈 영역(119)을 포함한 전체 표면 상부에 픽스막(121)을 형성한다. 그 다음, 열공정을 통해 상기 픽스막(121)을 치밀화한 후, 상기 픽스막(121)을 제거하는 공정을 통해 완성된다.

이때, 상기 픽스막(121)은 완전히 제거되지 않고, 소정영역만 제거된다.

도 7은 도 6에 도시된 퓨즈 영역(111)의 간략도로서, 이를 참고하여 상기 더미 패턴(115)에 대해 구체적으로 설명한다.

도 7을 참조하면, 상기 더미 패턴(115)은 상기 퓨즈 오픈 영역(119)과 2~3μm의 간격(d1)으로 형성하고, 인접한 퓨즈박스(113b)와 0.8~1μm의 간격(d2)으로 형성하는 것이 바람직하다.

따라서, 상기 더미 패턴(115)은 종래와 달리 상기 퓨즈 오픈 영역(119)을 기준으로 삽입하기 때문에, 상기 퓨즈 오픈 영역(119)과 상기 인접한 퓨즈박스(113b) 간에 4~5μm의 마진을 확보할 수 있다.

이로 인해, 상기 더미 패턴(115)이 웨이퍼 내에 균일하게 형성되어 소자 특성이 향상될 수 있다.

또한, 평탄화 공정시 디싱(dishing) 현상을 방지하여 상기 퓨즈박스(113a, 113b) 주변의 활성영역이 어택(attack)을 받거나, 상기 퓨즈박스(113a, 113b)와 인접한 게이트(미도시)가 짧게 또는 좁게 형성되는 것을 방지할 수 있다.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 레이아웃은 퓨즈박스 주변의 스페이스 영역에 더미 패턴을 조밀(dense)하게 형성함으로써 평탄화 공정시 디싱(dishing) 현상을 방지하여 퓨즈박스 주변의 활성영역이 어택(attack)을 받거나, 게이트가 짧게 또는 좁게 형성되는 것을 방지할 수 있는 효과를 제공한다.

또한, 본 발명은 본 발명은 퓨즈 오픈 영역을 기준으로 더미 패턴을 형성함으로써 퓨즈 오픈 영역과 이웃하는 패턴간의 마진을 확보하여 더미 패턴을 웨이퍼 내에 균일하게 형성할 수 있고, 표준화된 반도체 소자의 디자인 룰(design rule)을 구현할 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 퓨즈영역의 반도체 기판 상부에 형성된 제 1 퓨즈박스;

   상기 제 1 퓨즈박스와 인접하여 형성된 제 2 퓨즈박스; 및

   상기 제 1 및 제 2 퓨즈박스 주변의 스페이스 영역에 형성된 다수의 더미 패턴

   을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
2. 제 1 항에 있어서, 상기 더미 패턴은 게이트 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 레이아웃.
3. 제 1 항에 있어서, 상기 제 1 및 제 2 퓨즈박스 각각은

   상기 반도체 기판에 형성된 활성영역;

   상기 활성영역 상부에 형성된 퓨즈 오픈 영역; 및

   상기 퓨즈 오픈 영역을 포함한 상기 활성영역 상부에 형성되고, 소정영역 제거된 픽스(PIX)막

   을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
4. 제 3 항에 있어서, 상기 제 1 퓨즈박스의 상기 퓨즈 오픈 영역과 상기 더미 패턴은 2~3μm의 간격으로 형성하는 것을 특징으로 하는 반도체 소자의 레이아웃.
5. 제 3 항에 있어서, 상기 제 2 퓨즈박스와 상기 더미 패턴은 0.8~1μm의 간격으로 형성하는 것을 특징으로 하는 반도체 소자의 레이아웃.

Images