KR100529468B1 - 반도체 소자의 패시베이션막 형성방법 - Google Patents

반도체 소자의 패시베이션막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패시베이션막 형성방법에 관한 것으로, 소정의 반도체 소자가 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 패시베이션을 위해 실리콘 질화막을 형성하는 단계와, 상기 층간절연막 상에 감광성 폴리이미드를 도포한 후, 노광 및 현상 공정을 실시하여 패터닝하는 단계와, 상기 감광성 폴리이미드의 식각 내성과 경도를 증가시키기 위하여 상기 감광성 폴리이미드를 자외선으로 큐어링하는 단계를 포함한다.

Description

반도체 소자의 패시베이션막 형성방법{Method of forming passivation layer of semiconductor devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 패시베이션막 형성방법에 관한 것이다.
SOC(System On Chip) 소자를 화학 물질, 수분, 우주선 등에 의한 외부의 공격(attack)에 의해 소자가 오동작되거나 불량이 발생하는 것을 방지하기 위하여 도 1과 같이 감광성이고 콘크리트에 준하는 정도의 경도를 갖는 감광성 폴리이미드(Photo Sensitive Polyimide) 물질을 패시베이션막으로 사용하고 있다. 패드(Pad) 또는 퓨즈(Fuse) 부위에 남은 패시베이션 물질 제거를 위해 식각 공정을 실시한다.
일반적으로 PE-Si3N4막(Plasma Enhanced-Si3N4) 증착시 스크라이브 레인(Scribe Lane)쪽에 있어서 상부 배선의 코너(corner) 부위에서 라운딩(rounding)이 원할화게 이루어지지 않고 두껍게 형성되며(도 1에서 A 영역), 바닥쪽은 얇게 되어(도 1에서 B 영역;PE-Si3N4막 두께가 B〈A가 됨) 감광성 폴리이미드 도포 및 현상시 C 영역이 얇게 되며, PE-Si3N4막 식각 공정에 의한 감광성 폴리이미드의 손실이 과다하여 감광성 폴리이미드 끝단의 라운딩 부분(C 영역) 및 상부 배선 가드(Guard) 패턴에서도 감광성 폴리이미드 두께가 얇아지게 되어 세정 및 열공정을 진행하면서 균열이 생기게 된다. 이후 공정인 백 그라인드(Back Grind) 및 테이프(Tape) 부착과 제거 과정에서 머리카락 형태의 결함(Defect)으로 떨어져 나가게 된다. 도 2는 감광성 폴리이미드가 결함으로 떨어져 나간 후의 모습을 보여주는 주사전자현미경(Scanning Electron Microscope: SEM) 사진이다. 도 1에서 미설명된 참조부호 D는 스크라이브 레인 영역을 나타낸다.
한편, 고용량 및 초미세화 패턴을 요구하는 경우, 패드나 퓨즈의 크기 또한 미세해지고 있다. 금속 배선이 인덕터 등으로 다양하게 사용되므로 식각 깊이가 더욱 깊어지고 있으므로 감광성 폴리이미드의 두께를 두껍게 하여 식각 내성을 확보할 수 있다. 그러나, 패드나 퓨즈의 미세화로 인해 감광성 폴리이미드의 두께가 제한되기 때문에 감광성 폴리이미드의 두께를 증가시키는 것은 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 외부의 영향으로부터 SOC 소자를 보호할 수 있는 식각 내성이 강한 패시베이션막 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 소정의 반도체 소자가 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 패시베이션을 위해 실리콘 질화막을 형성하는 단계와, 상기 층간절연막 상에 감광성 폴리이미드를 도포한 후, 노광 및 현상 공정을 실시하여 패터닝하는 단계와, 상기 감광성 폴리이미드의 식각 내성과 경도를 증가시키기 위하여 상기 감광성 폴리이미드를 자외선으로 큐어링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패시베이션막 형성방법을 설명하기 위하여 도시한 단면도들이다.
SOC(System On Chip) 소자는 메모리 영역의 디램(Dynamic Random Access Memory; DRAM)과 신호처리나 기타 여러 가지 연산이나 구동을 위한 로직(Logic) 소자와 함께 한 칩(Chip)내에 형성된다. 이때, 메모리 영역의 디램을 외부로부터 보호하여 페일(Fail)이나 오동작을 방지하기 위해 패시베이션막으로 감광성 폴리이미드를 사용하고 있다. 상기 감광성 폴리이미드는 주성분이 감마-뷰틸 락톤(Gamma-Butyryl Lactone)과 광활성 화합물(Photo Active Compound; PAC)로서 감광성 PIQ(Polyimide Isoindro Quinazorindione)이다.
일반적으로 감광성 폴리이미드는 열공정, 예컨대 350℃에서 420sec 동안 열처리를 진행하면 그 경도가 강해져 외부의 화학 물질, 수분, 열 등의 공격으로부터 칩내의 메모리 소자를 보호할 수 있다.
도 3 및 도 4를 참조하면, 반도체 기판(200) 상에 상부 금속배선(202)을 형성한 후, 층간절연막(204)을 형성한다. 층간절연막(204)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 등일 수 있으며, 3000Å 정도의 두께로 형성한다. 이어서, 패시베이션을 위해 PE-Si3N4막(206)을 형성한다. PE-Si3N 4막(206)은 12000Å∼13000Å 정도의 두께로 형성한다. 다음에, 감광성 폴리이미드(208)를 스핀-코터(Spin-Coater)로 도포하고 노광 및 현상 공정을 실시하여 패터닝한다. 상기 패터닝은 패드 또는 퓨즈를 개구하기 위함이다. 이때, 감광성 폴리이미드(208)는 PE-Si3N4막(206) 상부 표면에서 수직 높이로 20000Å∼30000Å 정도가 남게 되도록 한다. 그러나, 이러한 상태에서 패드나 퓨즈 부위의 PE-Si3N4막(206)을 식각할 때 측면(Side) 식각에 의해 감광성 폴리이미드(208)의 손실이 과도하게 일어나면 C 영역에 남은 감광성 폴리이미드(208)의 두께는 수십에서 수백 Å 정도 밖에 되지 않는다. 이는 추후 공정들을 진행하면서 발생되는 머리카락 모양의 감광성 폴리이미드 결함 유발의 원인이 된다. 도 3 및 도 4에서 미설명된 참조부호 D는 스크라이브 레인 영역을 나타낸다.
상술한 문제를 방지하기 위하여 본 발명은 감광성 폴리이미드(208)에 자외선(UltraViolet; UV)으로 큐어링을 실시한다. 상기 자외선에 의한 큐어링에 의해 감광성 폴리이미드(208)는 이온들의 수소 결합 또는 카본 결합을 통해 가교 결합(Cross-Linking)을 형성한다. 상기와 같은 가교 결합은 감광성 폴리이미드(208)의 경도를 더욱 높이고 식각에 대한 내성을 강화할 수 있다. 상기 감광성 폴리이미드(208)의 큐어링은 254nm 정도의 파장을 갖는 자외선을 이용하며, 150℃∼170℃ 정도의 온도에서 60sec∼90sec 정도 동안 실시하는 것이 바람직하다. 이와 같이 자외선으로 큐어링을 실시할 경우, 현상까지 완료된 감광성 폴리이미드(208)는 자외선을 촉매제로 하여 표면에서부터 이온들의 수소 결합 또는 카본 결합을 통해 가교 결합이 이루어지고, 일정 온도에서 소정 시간 유지함에 따라 점차 내부로 가교 결합이 확대되게 된다.
자외선에 의한 큐어링에 의해 감광성 폴리이미드(208)의 경도는 더욱 단단하게 되고, 식각에 대한 내성도 더욱 더 강화되며, PE-Si3N4막(206)을 식각할 때 감광성 폴리이미드의 손실은 작게 된다. 따라서, 외부의 공격에 대해 칩을 보호할 수 있으며, 제품의 신뢰성을 확보할 수 있다.
본 발명에 의하면, 감광성 폴리이미드에 자외선에 의한 큐어링을 실시함으로써 경도를 더욱 단단하게 할 수 있고, 식각에 대한 내성도 더욱 더 강화할 수 있으며, P-SiN막을 식각할 때 감광성 폴리이미드의 손실도 줄일 수 있다. 따라서, 외부의 공격에 대해 칩을 보호할 수 있으며, 제품의 신뢰성을 확보할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 종래 반도체 소자의 패시베이션막에서 발생하는 문제점들을 설명하기 위하여 도시한 단면도이다.
도 2는 감광성 폴리이미드가 결함으로 떨어져 나간 후의 모습을 보여주는 주사전자현미경(Scanning Electron Microscope: SEM) 사진이다.
<도면의 주요 부분에 부호의 설명>
100, 200: 반도체 기판 102, 202: 상부 금속 배선
104, 204: 층간절연막 106, 206: 실리콘 질화막
108, 208: 감광성 폴리이미드

Claims (4)

  1. 소정의 반도체 소자가 형성된 반도체 기판 상에 금속 배선을 형성하는 단계;
    상기 금속 배선 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 패시베이션을 위해 실리콘 질화막을 형성하는 단계;
    상기 층간절연막 상에 감광성 폴리이미드를 도포한 후, 노광 및 현상 공정을 실시하여 패터닝하는 단계; 및
    상기 감광성 폴리이미드의 식각 내성과 경도를 증가시키기 위하여 상기 감광성 폴리이미드를 자외선으로 큐어링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  2. 제1항에 있어서, 상기 감광성 폴리이미드는 감광성 PIQ(Polyimide Isoindro Quinazorindione)인 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  3. 제1항에 있어서, 상기 자외선은 254nm 정도의 파장을 갖는 자외선인 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  4. 제1항에 있어서, 상기 큐어링은 150℃∼170℃ 정도의 온도에서 60sec∼90sec 정도 동안 실시하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
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