KR20120045399A - 퓨즈를 구비한 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 본 발명은 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 퓨즈를 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 퓨즈가 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖기 때문에 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈가 손상되는 것을 원천적으로 방지할 수 있는 효과가 있다.

Description

퓨즈를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH FUSE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 퓨즈(Fuse)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(Redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(Cutting)하는 퓨즈 블로잉(Fuse blowing)방식을 사용하여 리페어 공정을 수행한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 복수개의 바타입(Bar type) 퓨즈(12)가 소정 간격 이격되어 배치되어 있다. 그리고, 기판(11) 상에는 퓨즈(12)를 덮는 보호막(13)이 형성되어 있고, 보호막(13)에는 리페어 공정을 위해 퓨즈(12)를 일부 노출시키는 퓨즈박스(14)가 형성되어 있다.
종래기술에서 퓨즈(12)는 퓨즈용 도전막 증착 및 식각공정을 통해 형성하는데, 식각공정 특성으로 인해 탑선폭(Top CD)이 바텀선폭(Bottom CD)보다 작고 측벽이 양의 기울기를 갖는 사다리꼴 형태를 갖는다. 이로 인하여 퓨즈 블로잉 방식을 이용한 리페어 공정시 경사진 측벽에서의 레이져 반사에 의하여 인접한 퓨즈(12) 손상되는 문제점이 있다. 또한, 기판(11)과 퓨즈(12) 사이의 접촉면적이 넓기 때문에 리페어 공정시 퓨즈(12)가 정상적으로 컷팅되지 않아 리페어 수율(Repair yield)이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 리페어 수율을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 퓨즈를 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 상기 퓨즈를 덮는 보호막; 및 상기 보호막에 형성되어 상기 퓨즈를 일부 노출시키는 퓨즈박스를 더 포함할 수 있다.
상기 퓨즈는 단면이 역사다리꼴 형태를 가질 수 있다. 그리고, 상기 퓨즈는 리페어 공정시 퓨즈 블로잉 방식을 사용할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 바텀선폭이 탑선폭보다 크고 측벽이 양의 기울기를 갖는 희생패턴을 형성하는 단계; 상기 희생패턴 사이를 매립하는 도전막을 형성하는 단계; 및 상기 희생패턴을 제거하여 탑선폭이 바텀선폭보다 크고 측벽이 음의 기울기를 갖는 퓨즈를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 기판 전면에 상기 퓨즈를 덮는 보호막을 형성하는 단계; 및 상기 보호막을 선택적으로 식각하여 상기 퓨즈를 일부 노출시키는 퓨즈박스를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 퓨즈 블로잉 방식을 사용하여 상기 퓨즈를 컷팅하는 단계를 더 포함할 수 있다.
상기 희생패턴을 형성하는 단계는, 상기 기판상에 사각형의 제1희생패턴을 형성하는 단계; 및 상기 제1희생패턴 양측벽에 스페이서 형태의 제2희생패턴을 형성하는 단계를 포함할 수 있다. 여기서, 상기 제2희생패턴은 상기 제1희생패턴과 식각선택비를 갖는 물질로 형성할 수 있다.
상기 희생패턴 사이를 매립하는 도전막을 형성하는 단계는, 상기 기판 전면에 상기 희생패턴을 덮는 도전막을 형성하는 단계; 및 상기 희생패턴이 노출될때까지 상기 도전막에 대한 전면식각공정을 실시하는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 퓨즈는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 역사다리꼴 형태를 갖기 때문에 종래의 사다리꼴 형태를 갖는 퓨즈보다 기판과 퓨즈 사이의 접촉면적을 감소시킬 수 있는 효과 있다. 이를 통해, 본 발명은 리페어 공정시 퓨즈가 정상적으로 끊어지지 않는 언컷페일이 발생하는 것을 방지하여 리페어 수율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 퓨즈는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖기 때문에 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈가 손상되는 것을 원천적으로 방지할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 3은 종래기술에 따른 퓨즈와 본 발명의 일실시예에 따른 퓨즈에서의 레이져 반사를 비교하여 도시한 도면.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 퓨즈 블로잉 방식(Fuse blowing)을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈가 손상되는 것을 방지하고, 리페어 수율을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 퓨즈를 역사다리꼴 형태로 형성하는 것을 특징으로 한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(21) 상에 탑선폭(Top CD)이 바텀선폭(Bottom CD)보다 크고, 측벽이 음의 기울기를 갖는 퓨즈(22)가 소정 간격 이격되어 복수개 배치되어 있다. 그리고, 기판(21) 상에는 퓨즈(22)를 덮는 보호막(23)이 형성되어 있고, 보호막(23)에는 리페어 공정을 위해 퓨즈(22)를 일부 노출시키는 퓨즈박스(24)가 형성되어 있다. 보호막(23)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
탑선폭(Top CD)이 바텀선폭(Bottom CD)보다 크고, 측벽이 음의 기울기를 갖는 퓨즈(22)는 단면이 역사다리꼴 형태일 수 있다. 이때, 측벽이 음의 기울기를 갖는 퓨즈(22)는 상부영역에서 하부영역으로 갈수록 선폭이 감소하는 퓨즈(22)를 의미한다.
상술한 구조를 갖는 본 발명의 퓨즈(22)는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 역사다리꼴 형태를 갖기 때문에 종래의 사다리꼴 형태를 갖는 퓨즈(12, 도 1b 참조)보다 기판(21)과 퓨즈(22) 사이의 접촉면적을 감소시킬 수 있다. 이를 통해, 리페어 공정시 퓨즈(22)가 정상적으로 끊어지지 않는 언컷페일(Uncut fail)이 발생하는 것을 방지할 수 있다. 즉, 리페어 수율을 향상시킬 수 있다.
또한, 본 발명의 퓨즈(22)는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖기 때문에 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈(22)가 손상되는 것을 원천적으로 방지할 수 있다. 이를 도 3을 참조하여 보다 구체적으로 설명한다.
도 3은 종래기술에 따른 퓨즈와 본 발명의 일실시예에 따른 퓨즈에서의 레이져 반사를 비교하여 도시한 도면이다.
도 3을 참조하면, 퓨즈 블로잉 방식을 이용한 리페어 공정시 종래기술에 따른 퓨즈(11)는 사다리꼴 형태를 갖기 때문에 퓨즈(11)로 조사되는 레이져광(101)이 경사진 측벽에서 반사(102)되어 인접한 퓨즈(11)를 손상시키게 된다.
이에 반해, 본 발명의 퓨즈(22)는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 역사다리꼴 형태를 갖기 때문에 퓨즈(22)로 조사되는 레이져광(101)이 퓨즈(22)의 측벽에 조사되는 것을 원천적으로 차단할 수 있다. 따라서, 경사진 측벽에서 레이져광(101)이 반사(102)되어 인접한 퓨즈(22)를 손상시키는 것을 원천적으로 방지할 수 있다.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 퓨즈영역과 회로영역을 갖고 소정의 구조물이 형성된 기판(31)을 준비한다. 여기서, 회로영역은 퓨즈 이외의 구조물이 형성되는 영역을 의미하며, 디램의 경우 셀영역 및(또는) 페리영역을 의미한다.
다음으로, 기판(31) 상에 제1희생패턴(32)을 형성한다. 제1희생패턴(32)은 회로영역을 덮고, 퓨즈영역에서 패턴의 선폭보다 패턴 사이의 간격이 더 큰 형태를 갖는다. 퓨즈영역에 형성된 제1희생패턴(32)은 사각형 형태를 갖는다. 제1희생패턴(32)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 탄소함유막은 비정질탄소막, 폴리머막등을 포함한다.
도 4b에 도시된 바와 같이, 제1희생패턴(32) 측벽에 제2희생패턴(33)을 형성한다. 이때, 제2희생패턴(33)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제1희생패턴(32)과 식각선택비를 갖는 물질로 형성한다. 그리고, 제2희생패턴(33)은 스페이서 형태를 갖는다.
제2희생패턴(33)은 제1희생패턴(32)을 포함한 구조물 표면을 따라 일정한 두께로 절연막을 증착한 후에 기판이 노출될때까지 전면식각공정 예컨대, 에치백(etch back)을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
상술한 공정과정을 통해 제1 및 제2희생패턴(32, 33)으로 형성된 희생패턴은 바텀선폭이 탑선폭보다 크고 측벽이 양의 기울기를 갖는 사다리꼴 형태를 갖는다.
도 4c에 도시된 바와 같이, 회로영역의 기판(31) 상에 잔류하는 제1 및 제2희생패턴(32, 33)을 제거한다.
다음으로, 기판(31) 전면에 제1 및 제2희생패턴(32, 33)을 덮도록 도전막(34)를 형성한다. 이때, 도전막(34)은 후속 공정을 통해 퓨즈 및 배선으로 작용하며, 금속막으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 도전막(34) 상에 감광막패턴(35)을 형성한다. 이때, 퓨즈영역에 형성되는 감광막패턴(35)은 퓨즈영역에서 실질적으로 퓨즈가 형성될 영역의 도전막(34)을 덮도록 형성한다. 그리고, 회로영역에 형성되는 감광막패턴(35)은 회로영역에 형성될 (금속)배선을 정의하도록 형성한다.
다음으로, 감광막패턴(35)을 식각장벽으로 기판(31)이 노출될때까지 도전막(34)을 식각하여 회로영역에 배선(36)을 형성한다. 이하, 퓨즈영역에 잔류하는 도전막(34)의 도면부호를 '34A'로 변경하여 표기한다.
다음으로, 감광막패턴(35)을 제거한다.
도 4e에 도시된 바와 같이, 퓨즈영역을 오픈하고 회로영역을 덮는 희생막(37)을 형성한다. 희생막(37)은 감광막으로 형성할 수 있다.
다음으로, 제1희생패턴(32)이 노출될때까지 도전막(34A)에 대한 전면식각공정을 실시한다. 이때, 전면식각공정은 에치백을 사용하여 실시할 수 있다.
도 4f에 도시된 바와 같이, 상부면에 노출된 제1희생패턴(32)을 제거한 다음에 제2희생패턴(33)을 제거하여 탑선폭이 바텀선폭보다 크고 측벽이 음의 기울기를 갖는 역사다리꼴 형태의 퓨즈(34B)를 형성한다.
제1 및 제2희생패턴(32, 33)을 제거하는 과정에서 퓨즈(34B)가 손상되는 것을 방지하기 위하여 제1 및 제2희생패턴(32, 33)은 습식식각법을 사용하여 제거한다.
다음으로, 회로영역에서 배선(36)을 덮고 있는 희생막(37)을 제거한다.
도 4g에 도시된 바와 같이, 퓨즈(34B) 및 배선(36)이 형성된 기판(31) 전면에 보호막(38)을 형성한다. 보호막(38)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 퓨즈영역의 보호막(38)을 선택적으로 식각하여 퓨즈(34B)를 일부 노출시키는 퓨즈박스(39)를 형성한다. 이때, 퓨즈(34B)가 역사다리꼴 형태를 갖기 때문에 퓨즈박스(39) 내 보호막(38)을 제거하기 위하여 퓨즈박스(39)를 형성하기 위한 식각공정은 건식식각과 습식식각을 순차적으로 진행할 수 있다.
상술한 공정과정을 통해 형성된 본 발명의 퓨즈(34B)는 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 역사다리꼴 형태를 갖기 때문에 리페어 공정시 퓨즈(34B)가 정상적으로 끊어지지 않는 언컷페일(Uncut fail)이 발생하는 것을 방지할 수 있다. 즉, 리페어 수율을 향상시킬 수 있다. 또한, 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져 반사에 의하여 인접한 퓨즈(34B)가 손상되는 것을 원천적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 퓨즈
23 : 보호막 34 : 퓨즈박스

Claims (10)

  1. 탑선폭이 바텀선폭보다 크고, 측벽이 음의 기울기를 갖는 퓨즈를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 퓨즈를 덮는 보호막; 및
    상기 보호막에 형성되어 상기 퓨즈를 일부 노출시키는 퓨즈박스
    를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 퓨즈는 단면이 역사다리꼴 형태를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 퓨즈는 리페어 공정시 퓨즈 블로잉 방식을 사용하는 반도체 장치.
  5. 기판상에 바텀선폭이 탑선폭보다 크고 측벽이 양의 기울기를 갖는 희생패턴을 형성하는 단계;
    상기 희생패턴 사이를 매립하는 도전막을 형성하는 단계; 및
    상기 희생패턴을 제거하여 탑선폭이 바텀선폭보다 크고 측벽이 음의 기울기를 갖는 퓨즈를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 기판 전면에 상기 퓨즈를 덮는 보호막을 형성하는 단계; 및
    상기 보호막을 선택적으로 식각하여 상기 퓨즈를 일부 노출시키는 퓨즈박스를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  7. 제5항에 있어서,
    퓨즈 블로잉 방식을 사용하여 상기 퓨즈를 컷팅하는 단계를 더 포함하는 반도체 장치 제조방법.
  8. 제5항에 있어서,
    상기 희생패턴을 형성하는 단계는,
    상기 기판상에 사각형의 제1희생패턴을 형성하는 단계; 및
    상기 제1희생패턴 양측벽에 스페이서 형태의 제2희생패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 제2희생패턴은 상기 제1희생패턴과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  10. 제5항에 있어서,
    상기 희생패턴 사이를 매립하는 도전막을 형성하는 단계는,
    상기 기판 전면에 상기 희생패턴을 덮는 도전막을 형성하는 단계; 및
    상기 희생패턴이 노출될때까지 상기 도전막에 대한 전면식각공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
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