KR20020027051A - 웨이퍼 회전방향과 평행하게 퓨즈라인을 형성하는 반도체장치 제조방법 - Google Patents
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Abstract
본 발명은 퓨즈 라인 상에 균일한 두께의 층간절연막을 형성할 수 있는 반도체 장치 제조 방법에 관한 것으로, 본 발명은 반도체 장치 제조 공정 중 웨이퍼의 회전 방향과 나란한 퓨즈라인, 즉 회전시 원심력의 방향에 직각으로 퓨즈라인을 형성하는 반도체 장치 제조 방법을 제공하는데 특징이 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 제조 공정시 웨이퍼 회전 방향에 나란하게 퓨즈라인을 형성하는 반도체 장치 제조 방법에 관한 것이다.
일반적으로 반도체 장치 제조를 위한 설계시 수율을 증가시키기 위한 목적으로 결함있는 소자 또는 회로를 대체하기 위하여 리페어(Repair) 회로를 함께 설계하고 있으며, 이러한 리페어 회로에 대한 접속을 위해 퓨즈 박스를 함께 설계하고 있다.
리페어 회로는 메모리 어레이(memory array)에 인접하여 형성되는 예비의 로 및 칼럼(row and column)으로 이루어지며, 메모리 단위에 불량이 발생하면 불량 회로를 구성하는 로 및 칼럼이 예비의 로 및 칼럼으로 대체된다. 불량 메모리의 대체는 메모리 소자에 형성된 퓨즈(fuse)를 선택적으로 끊음(blowing)으로써 이루어진다. 대체로 퓨즈는 폴리실리콘막으로 형성되며, 과도한 전류를 흘리거나 레이저 빔을 조사하여 끊는다.
이하, 첨부된 도면 도 1과 도 2a 및 도 2b를 참조하여 종래 기술에 따른 반도체 장치 제조 방법을 설명한다.
도 1은 종래 반도체 장치의 층간절연막 형성 공정 중 웨이퍼의 원심력(Fr) 방향과 퓨즈라인(FL)의 방향을 보이는 개략도이고, 도 2a 및 도 2b는 도 1의 A-A'선을 따른 단면도이다.
도 2a는 실리콘 기판(10)에 소자분리를 위한 필드산화막(11)을 형성하여 활성영역과 소자분리영역을 정의하고, 소정의 하부구조(도시하지 않음)를 형성하고, 제1 층간절연막(12), 퓨즈라인(FL), 제2 층간절연막(13)을 형성한 다음, 폴리실리콘막(14)을 증착하고, 패터닝한 상태를 보이고 있다.
도 2b는 제3 층간절연막(15), 제1 폴리실리콘 플러그(16), 제1 금속배선(17), 제4 층간절연막(18), 제2 폴리실리콘 플러그(19), 제2 금속배선(20), 제5 층간절연막(21), 제3 폴리실리콘 플러그(22) 및 제3 금속배선(23)을 형성한 다음, 제6 층간절연막(24)을 형성하고, 퓨즈라인(FL) 상에 적층된 층간절연막(24, 21, 18)의 일부를 식각한 상태를 보이고 있다.
상기 폴리실리콘 플러그(16, 19, 22)는 콘택홀 형성 후 폴리실리콘막을 증착 및 에치백(etch back)하여 형성한다.
종래 반도체 장치 제조 공정에서는 금속배선 형성 후 평탄화를 위한 층간절연막 형성시 트랙(track) 장비를 사용하기 때문에 웨이퍼 중심부에서 가장자리 쪽으로 절연물질이 퍼지면서 도포된다. 따라서, 퓨즈의 위치와 단차에 따라 퓨즈 상부의 층간절연막 두께가 일정하지 않게 된다. 즉, 종래 반도체 장치는 도 1에 보이는 바와 같이 퓨즈라인(FL)의 방향과 층간절연막 도포시의 원심력(Fr)이 나란하기 때문에 퓨즈 가드링부(fuse guardring)에서 퓨즈의 위치별로 층간절연막의 두께가 달라서 리페어 진행시 퓨즈의 절단이 제대로 일어나지 않아 제조 수율이 저하되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 퓨즈 가드 상에 균일한 두께의 층간절연막을 형성할 수 있는 반도체 장치 제조 방법을 제공하는데 목적이있다.
도 1은 종래 반도체 장치의 층간절연막 형성 공정 중 웨이퍼의 원심력 방향과 퓨즈라인의 방향을 보이는 개략도,
도 2a 및 도 2b는 도 1의 A-A'선을 따른 단면도,
도 3은 본 발명의 일실시예에 따른 반도체 장치의 층간절연막 형성 공정 중 웨이퍼의 원심력 방향과 퓨즈라인의 방향을 보이는 개략도,
도 4a 내지 도 4d는 도 3의 A-A'선을 따른 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
FL: 퓨즈라인 Fr: 원심력
상기와 같은 목적을 달성하기 위한 본 발명은 웨이퍼 회전 방향에 평행하게 퓨즈라인을 형성하는 단계; 및 상기 웨이퍼를 회전시키면서 전체 구조 상에 적어도 한층의 층간절연막을 도포하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 반도체 장치 제조 공정 중 웨이퍼의 회전 방향과 나란한 퓨즈라인, 즉 회전시 원심력의 방향에 직각으로 퓨즈라인을 형성하는 반도체 장치 제조 방법을 제공하는데 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 3은 본 발명에 따른 반도체 장치의 층간절연막 형성 공정 중 웨이퍼의 원심력(Fr) 방향과 퓨즈라인(FL)의 방향을 보이는 개략도이다. 도 3에 보이는 바와 같이 본 발명에 따른 반도체 장치 제조 방법은 퓨즈라인을 웨이퍼의 회전방향에 평행하게 즉, 퓨즈라인(FL)이 원심력(Fr)에 직교하도록 배치하는데 그 특징이 있다.
도 3의 A-A'선을 따른 단면도인 도 4a 내지 도 4d를 참조하여 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명한다.
먼저 도 4a에 도시한 바와 같이, 실리콘 기판(40)에 소자분리를 위한 필드산화막(41)을 형성하여 활성영역과 소자분리영역을 정의하고, 소정의 하부구조(도시하지 않음)를 형성하고, 제1 층간절연막(42), 상기 제1 층간절연막(42)을 통하여 반도체 기판의 활성영역과 연결되는 제1 폴리실리콘 플러그(43), 제2 층간절연막(44), 퓨즈라인(FL), 제3 층간절연막(45)을 형성한 다음, 제3 층간절연막(45) 및 제2 층간절연막(44)을 통하여 제1 폴리실리콘 플러그(43)와 연결되는 제2 폴리실리콘 플러그(46)를 형성한다.
다음으로 도 4b에 보이는 바와 같이, 제2 폴리실리콘 플러그(46)와 연결되는 캐패시터 하부전극(47)을 형성하고, 캐패시터 하부전극(47) 상에 유전막(48) 및 캐패시터 상부전극(49)을 형성하고, 전체 구조 상에 제4 층간절연막(50)을 형성한다.
이어서 도 4c에 도시한 바와 같이, 다층의 금속배선(도시하지 않음) 및 제5 층간절연막 내지 제8 층간절연막(51, 52, 53, 54)을 형성한 다음, 퓨즈라인(FL) 상의 제8 층간절연막 내지 제5 층간절연막(54, 53, 52, 51) 그리고 제4 층간절연막(50)을 제거하여 퓨즈라인(FL) 상에 제4 층간절연막(50)의 일부를 잔류시키고, 전체 구조 상에 퓨즈가드링으로 역할하는 제9 층간절연막(55)을 형성한다. 상기 제9 층간절연막(55)은 산화막으로 형성한다.
다음으로 도 4d에 보이는 바와 같이, 전체 구조 상에 제10 층간절연막(56)을 형성하고, 퓨즈라인(FL) 상부의 제10 층간절연막(56) 일부를 식각하여 제거해서 제9 층간절연막(55) 상에 제10 층간절연막(56)의 일부를 잔류시킨다.
상기 제1 층간절연막 내지 제10 층간절연막 각각은 하나의 층만을 의미하는것이 아니고 그 각각이 적어도 하나의 층으로 이루어진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 금속배선간 절연을 위한 층간절연막 등의 형성 공정에서 트랙 장비에 의해 웨이퍼 중심에서 가장자리로 층간절연막이 퍼지면서 증착되어도, 원심력의 방향과 퓨즈라인의 방향이 직각을 이루기 때문에 각 퓨즈라인 상부에 상대적으로 균일한 두께의 층간절연막을 형성할 수 있다. 따라서, 리페어 진행시 퓨즈라인을 용이하게 절단시킬 수 있어 제조 수율의 향상을 기대할 수 있다.
Claims (3)
- 반도체 장치 제조 방법에 있어서,웨이퍼 회전 방향에 평행하게 퓨즈라인을 형성하는 단계; 및상기 웨이퍼를 회전시키면서 전체 구조 상에 적어도 한층의 층간절연막을 도포하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 퓨즈라인 상부의 상기 층간절연막 일부를 선택적으로 제거하는 단계; 및상기 층간절연막 상에 퓨즈 가드링층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 퓨즈 가드링층을 산화막으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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