CN114175253A - 三维存储装置及其制造方法 - Google Patents

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Abstract

提供了三维(3D)NAND存储装置和方法。在一个方面中，一种制造方法包括形成层堆叠体、沟道孔、阻挡层、电荷陷阱层、隧道绝缘层和沟道层。电荷陷阱层的表面区域包括碳区域，所述碳区域包括特定量的碳元素。

Description

三维存储装置及其制造方法
技术领域
本申请涉及半导体技术领域，并且具体而言，涉及三维(3D)存储装置及其制造方法。
背景技术
非与(NAND)存储器是一种非易失性存储器，其不需要电源即可保留存储的数据。消费电子产品、云计算和大数据需求的不断增长带来了对更大容量和更好性能的NAND存储器的持续需求。随着常规二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在正在发挥重要作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
3D NAND装置的存储单元包括沉积在电荷陷阱层上的隧道绝缘层。在沉积工艺期间，通常在隧道绝缘层和电荷陷阱层之间的界面中形成一些缺陷，并且随后的退火工艺可能在界面中产生更多的缺陷。这些缺陷影响3DNAND装置的可靠性，例如耐久性和电荷保持特性。
发明内容
在本公开的一个方面中，一种用于制造3D存储装置的方法包括：为3D存储装置提供衬底，在衬底的顶表面之上形成层堆叠体，形成延伸穿过层堆叠体的沟道孔，在沟道孔的侧壁上形成阻挡层，在阻挡层的表面上形成电荷陷阱层，在电荷陷阱层的表面区域之上形成隧道绝缘层，在隧道绝缘层的表面上形成沟道层，以及穿过层堆叠体形成存储单元。电荷陷阱层的表面区域包括包含特定量的碳元素的碳区域。每个存储单元包括阻挡层、电荷陷阱层和隧道绝缘层的部分。
在本公开的另一方面中，一种3D存储装置包括衬底、形成在衬底之上的层堆叠体、延伸穿过层堆叠体的沟道层、延伸穿过层堆叠体并形成在沟道层和层堆叠体之间的功能层、以及穿过层堆叠体形成的存储单元。功能层包括阻挡层、电荷陷阱层和隧道绝缘层。电荷陷阱层包括包含特定量的碳元素的碳区域。每个存储单元包括功能层的一部分。
在本公开的另一方面中，一种存储设备包括用于接收输入的输入/输出(I/O)部件、用于缓冲信号的缓冲器、用于实施操作的控制器、以及3D存储装置。该3D存储装置包括衬底、形成在衬底之上的层堆叠体、延伸穿过层堆叠体的沟道层、延伸穿过层堆叠体并形成在沟道层和层堆叠体之间的功能层、以及穿过层堆叠体形成的存储单元。功能层包括阻挡层、电荷陷阱层和隧道绝缘层。电荷陷阱层包括包含特定量的碳元素的碳区域。每个存储单元包括功能层的一部分。
本领域技术人员可以根据本公开的说明书、权利要求和附图来理解本公开的其他方面。
附图说明
图1和图2示出了根据本公开的各方面的制造工艺期间的某些阶段处的示例性三维(3D)阵列装置的截面图；
图3和图4示出了根据本公开的各方面的在形成沟道孔之后的图2中所示的3D阵列装置的俯视图和截面图；
图5A和图5B示出了根据本公开的各种实施例的图4中所示的3D存储装置的示例性部分的放大视图；
图6和图7示出了根据本公开的各方面的在形成栅极线缝隙之后的图3和图4中所示的3D阵列装置的俯视图和截面图；
图8、图9和图10示出了根据本公开的各方面的在制造工艺中的某些阶段处的图6和图7中所示的3D阵列装置的截面图；
图11和图12示出了根据本公开的各方面的在制造工艺中的某些阶段处的图10中所示的3D阵列装置的截面图；
图13示出了根据本公开的各方面的示例性外围装置的截面图；
图14示出了根据本公开的各方面的在图12中所示的3D阵列装置与图13中所示的外围装置键合之后的3D存储装置的截面图；
图15示出了根据本公开的各方面的3D存储装置的制造的示意性流程图；以及
图16示出了根据本公开的各种实施例的存储设备的框图。
具体实施方式
下文参考附图描述了根据本公开的各方面的技术方案。在可能的情况下，在整个附图中使用相同的附图标记来指代相同或类似的部分。显然，所描述的方面只是本公开的各方面中的一些方面，但不是所有方面。各方面中的特征可以交换和/或结合。
图1-12示意性地示出了根据本公开的各方面的示例性3D阵列装置100的制造工艺。3D阵列装置100是存储装置的一部分，并且也可以被称为3D存储器结构。在各图中，俯视图处于X-Y平面中，并且截面图处于Y-Z平面中或沿X-Y平面中的线。
如图1中的截面图中所示，3D阵列装置100包括衬底110。在某些方面，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅-锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅或III-V族化合物，例如砷化镓(GaAs)或磷化铟(InP)。可选地，衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以如多晶硅衬底那样处理衬底110。作为示例，衬底110包括以下描述中的未掺杂或轻掺杂的单晶硅层。
在某些方面，衬底110的顶部部分经由离子注入和/或扩散被n型掺杂剂掺杂，以形成掺杂区域111。例如，掺杂区域111的掺杂剂可以包括磷(P)、砷(As)、和/或锑(Sb)。如图1所示，覆盖层120沉积在掺杂区域111之上。覆盖层120是牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一个或多个。覆盖层120可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积。在一些其他方面，覆盖层120可以包括另一种材料，例如氧化铝。
此外，在覆盖层120之上，沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。本文使用的词语“传导”指示导电。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130后，形成层堆叠体140。层堆叠体140包括多对堆叠层，例如，包括交替堆叠在彼此之上的第一电介质层141和第二电介质层142。层堆叠体可以包括64对、128对或超过128对的第一和第二电介质层141和142。
在某些方面，第一电介质层141和第二电介质层142由不同的材料制成。在下面的描述中，第一电介质层141示例性地包括可以用作隔离堆叠层的氧化硅层，而第二电介质层142示例性地包括可以用作牺牲堆叠层的氮化硅层。牺牲堆叠层随后将被蚀刻掉并由导体层取代。第一电介质层141和第二电介质层142可以经由CVD、PVD、ALD或其组合沉积。
图2示出了根据本公开的各方面的3D阵列装置100的示意性截面图。如图2所示，在形成层堆叠体140后，执行阶梯形成工艺，以将层堆叠体140的部分修整成阶梯结构。任何合适的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺，可以用于阶梯形成工艺。例如，阶梯结构的高度可以沿Y方向逐步增加。沉积电介质层121以覆盖阶梯结构、掺杂区域111和衬底110。如图2所示，在阶梯结构的一侧(例如，阶梯结构的左侧)上的区域中，将层堆叠体140、牺牲层130和覆盖层120去除。该区域可以被视为接触区域，其中可以配置连接到接触焊盘的互连触点或可以布置用于接触焊盘的开口。本文使用的词语“连接”指示电连接。接触区域包含电介质层121的部分，并且因此是电介质区域。在某些方面，覆盖层120在阶梯形成工艺中没有被蚀刻掉，并且覆盖层120的部分可以掩埋在接触区域中的电介质层121之下。
图3和图4示出了根据本公开的各方面的在形成沟道孔150并用层结构填充该沟道孔150后的3D阵列装置100的示意性俯视图和示意性截面图。图5A和图5B示出了3D阵列装置100的部分157的放大视图。图4所示的截面图是沿图3的线AA’截取的。本公开中的图3和图4以及其他图所示的沟道孔150的数量、尺寸和布置是示例性的并且用于描述目的，尽管根据本公开的各方面，任何合适的数量、尺寸和布置都可以用于所公开的3D阵列装置100。
如图3和图4所示，沟道孔150被布置为沿Z方向或沿近似垂直于衬底110的方向延伸，并在X-Y平面内形成预定图案的阵列(未示出)。例如，沟道孔150可以由干法蚀刻工艺或干法和湿法蚀刻工艺的组合形成。还可以执行其他工艺，例如涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱形状，其延伸穿过层堆叠体140、牺牲层130、覆盖层120，并部分穿透掺杂区域111。在形成沟道孔150后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括在沟道孔的侧壁和底部上的用以阻挡电荷外流的阻挡层152，阻挡层152的表面上的用以在3D阵列装置100的操作期间存储电荷的电荷陷阱层153，以及电荷陷阱层153的表面上的隧道绝缘层154。阻挡层152可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或另一种宽带隙材料。电荷陷阱层153可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷陷阱层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、诸如氧化铝或氧化铪的高k电介质材料、或另一种宽带隙材料。隧道绝缘层154可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或另一种宽带隙材料。
此外，在隧道绝缘层154上沉积沟道层155。在某些方面，沟道层155也被称为“半导体沟道”并且包括多晶硅。可选地，沟道层155可以包括非晶硅。像沟道孔一样，沟道层155也延伸穿过层堆叠体140并进入掺杂区域111。阻挡层152、电荷陷阱层153、隧道绝缘层154和沟道层155可以通过CVD、PVD、ALD或这些工艺中的两种或更两种的组合来沉积。在形成沟道层155之后，沟道孔150被氧化物材料156填充。在沟道孔150中形成的结构，包括功能层151和沟道层155，可以被认为是沟道结构。
在某些情况下，功能层151包括氧化物-氮化物-氧化物(ONO)结构。即，阻挡层152为氧化硅层，电荷陷阱层153为氮化硅层，并且隧道绝缘层154为另一氧化硅层。经由不同的工艺沉积氧化硅层和氮化硅层。在制作ONO结构后，在隧道绝缘层154和电荷陷阱层153(即氧化硅层和氮化硅层之间)的界面可能会形成一些缺陷，例如浅陷阱。此外，后续的热退火工艺可能会在界面中形成更多的缺陷。氧化硅和氮化硅界面中的这些缺陷可能导致电荷泄漏问题、编程状态下的存储单元的电压阈值的改变、以及电荷保留问题，这构成3D阵列装置100的可靠性威胁。
为了减少缺陷并提高界面质量，在生长后续的氧化硅层之前对ONO结构的氮化硅层进行热退火。随着温度的升高，热退火工艺持续预定的时间。在某些方面，新形成的氮化硅层在热退火工艺中暴露于包含碳物质和氮物质的环境中(例如，气态环境)。例如，氮化硅层可能暴露于包含三乙胺(N(CH2CH3)3)蒸气或甲胺(CH3NH2)气体的室内，三乙胺(N(CH2CH3)3)或甲胺(CH3NH2)是碳和氮物质的两个示例。热退火后，ONO结构的后续氧化硅层沉积在氮化硅层上。与上述描述类似，氮化硅和氧化硅层可以由CVD、PVD、ALD或其任何组合形成。
如本文所述，术语“碳元素”指示仅由符号为C、原子序数为6的碳原子组成的纯物质，并且术语“氮元素”指示仅由符号为N、原子序数为7的氮原子组成的纯物质。此外，术语“碳物质和氮物质”和“碳和氮物质”都指示包含碳元素和氮元素的物质。
由于ONO结构的氮化硅层是在包含碳和氮物质的环境中退火的，一些碳元素从环境中转移到氮化硅层的暴露表面。然后，某些碳元素扩散到氮化硅层的表面区域中，并被吸附在表面区域中。例如，碳元素可以在表面区域与自由基结合，以形成包含碳与硅和/或氮的混合物。混合物附接到或嵌入在表面区域中。吸附的碳元素使氮化硅层的表面区域的物理和化学性质改性。包含氮化硅和特定量的碳元素的改性表面区域可以被称为碳区域。随后，在碳区域的表面上生长氧化硅层(即，隧道绝缘层154)，以形成ONO结构。如图5A示意性所示，电荷陷阱层153(即，氮化硅层)具有表示碳区域的部分158和表示电荷陷阱层153的其余部分的部分159。在某些方面，部分159是包含氮化硅但不包含碳元素的区域。部分158反映了在沉积隧道绝缘层154之前的电荷陷阱层153的改性表面区域。因此，部分158与隧道绝缘层154相邻并且相对于阻挡层152与隧道绝缘层154物理接触。部分159与部分158相邻并且紧靠部分158。
部分158比部分159薄或薄得多。在某些方面，部分158的厚度可能约为0.5纳米，并且约为电荷陷阱层153在垂直于电荷陷阱层的方向上测量的厚度的五分之一到四十分之一。层154与层153之间的界面成为层154与部分158之间的界面，即，氧化硅层与包含特定量的碳元素或碳与硅和/或氮的混合物的碳区域之间的界面。部分158中的碳元素减少了界面中的缺陷。例如，浅陷阱可以被碳元素减少。此外，部分158中的碳元素可以降低层154和层153(即，氧化硅层和氮化硅层)的热膨胀系数的不匹配所引起的界面剪应力，这减少了后续工艺中由热退火产生的缺陷。因此，通过用碳元素对隧道绝缘层154和电荷陷阱层153之间的界面进行改性，可以提高3D阵列装置100的良率和可靠性。
可选地，功能层151可以具有与ONO构造不同的结构。在某些方面，如图5B示意性所示，电荷陷阱层153可以包括为碳区域的一部分158A和多层159A、159B和159C。例如，阻挡层152可以是氧化硅层，隧道绝缘层154可以是另一氧化硅层，而电荷陷阱层153可以是对应于部分158A和层159A-159C的多层。可选地，所述多层可以包含氮化硅层、高k电介质材料(例如氧化铝或氧化铪)层和SiON层。类似于上述描述的方法可以用于创建隧道绝缘层154和包含特定量的碳元素的碳区域(即，部分158A)之间的界面。例如，在形成所述多层后，可以通过将所述多层的表面暴露于包含碳和氮物质的环境中来执行热退火工艺。当所述多层是通过生长SiON层、高k材料层和连续生长在阻挡层152的表面上的氮化硅层制成时，层153的表面是氮化硅。在热退火完成后，将表面区域改性为部分158A，该部分包含碳元素和氮化硅，例如氮化硅和碳与硅和/或氮的混合物。当通过连续生长氮化硅层、高k材料层和SiON层制成多层膜时，层153的表面为SiON。在热退火后，表面区域转化为部分158A，部分158A包含碳元素和SiON，例如SiON和碳与硅、氧和/或氮的混合物。在这两种情况下，隧道绝缘层154和电荷陷阱层153之间的界面是氧化硅和通过碳元素改性的区域之间的界面。因此，部分158A是包含碳元素的区域，而层159A-159C可以不包含碳元素。在某些方面，部分158A的厚度可以约为0.5纳米，并且约为电荷陷阱层153的厚度的五分之一至四十分之一。由于通过碳元素进行的表面改性，可以减少层154和153的界面中的缺陷，并且可以提高界面质量，以获得更好的良率和可靠性。
除了热退火外，部分158或158A也可以通过例如CVD、PVD、ALD或其任何组合来制作。在这种情况下，部分158或158A可以是薄膜，该薄膜是包含碳元素或碳和氮元素的碳化合物。该薄膜可以在预定温度下沉积在阻挡层152的表面上，例如氮化硅或SiON的表面上。因此，层154和层153之间的界面成为氧化硅和碳化合物之间的界面。因此，可以减少界面中的缺陷。在某些其他情况下，部分159或层159C也可以包含氮化硅和SiON以外的材料，例如包含碳物质的某些材料。
在下面的描述中，ONO结构示例性地用于阻挡层152、电荷陷阱层153和隧道绝缘层154。
参考图4，在形成阶梯结构后蚀刻沟道孔150。可选地，还可以在阶梯形成工艺之前形成沟道孔150。例如，在制造如图1所示的层堆叠体140之后，可以形成沟道孔150，并且然后可以沉积功能层151和沟道层155。在利用氧化物材料156填充沟道孔150后，可以执行阶梯形成工艺以形成阶梯结构。
图6和图7示出了根据本公开的各方面的在形成栅极线缝隙160后的3D阵列装置100的示意性俯视图和示意性截面图。图7所示的截面图上沿图6的线BB’截取的。栅极线缝隙也可以称为栅极线缝隙结构。3D阵列装置100具有布置在存储平面(未示出)中的大量的沟道孔150。每个存储平面被栅极线缝隙划分成存储块(未示出)和存储指。例如，图6所示的沟道孔150的构造反映了栅极线缝隙160之间的存储指。
例如，可以通过干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成栅极线缝隙160。如图6和图7所示，栅极线缝隙160例如在X和Y方向上水平延伸，并延伸穿过层堆叠体140，并且在Z方向上或近似垂直于衬底110的方向上到达或部分穿透牺牲层130。因此，在栅极线缝隙160的底部，暴露了牺牲层130。然后，可以通过CVD、PVD、ALD或其组合在栅极线缝隙160的侧壁和底部上沉积间隔体层(未示出)。间隔体层被配置为保护第一和第二电介质层141和142，并且可以包括例如氧化硅和氮化硅。
在间隔体层沉积后，执行选择性蚀刻，使得通过干法蚀刻或干法蚀刻和湿法蚀刻的组合去除了间隔体层的处于栅极线缝隙160的底部的部分。牺牲层130再次被暴露。随后，执行选择性蚀刻工艺，例如选择性湿法蚀刻工艺，以去除牺牲层130。去除牺牲层130产生了腔体并暴露了覆盖层120和形成在沟道孔150中的阻挡层152的底部部分。此外，执行多个选择性蚀刻工艺，例如多个选择性湿法蚀刻工艺，以连续地去除阻挡层152、电荷陷阱层153和隧道绝缘层154的暴露部分，这暴露了沟道层155的底侧部分。
当覆盖层120为氧化硅和/或氮化硅时，可以在蚀刻掉功能层151的底部部分时去除覆盖层120。在某些方面，覆盖层120包括除氧化硅或氮化硅之外的材料，并且覆盖层120可以通过一种或多种附加的选择性蚀刻工艺来去除。去除覆盖层120暴露了掺杂区域111的顶表面。
在蚀刻工艺之后，掺杂区域111和沟道层155的靠近沟道孔150的底部的侧面部分暴露于通过蚀刻掉牺牲层130和覆盖层120所留下的腔体中。通过例如CVD和/或ALD沉积工艺由半导体材料(例如多晶硅)填充腔体，以形成半导体层131。半导体层131是n掺杂的，形成于掺杂区域111的暴露表面上和沟道层155的侧壁或侧面部分上，并连接到掺杂区域111和沟道层155。
可选地，执行选择性外延生长，使得单晶硅层可以生长在掺杂区域111的暴露表面上，并且多晶硅层可以生长在沟道层155的暴露表面上。因此，半导体层131可以包括邻接的单晶硅层和多晶硅层。
在蚀刻功能层151的底部部分和覆盖层120时，将一些间隔体层蚀刻掉，并且其余的间隔体层保留在栅极线缝隙160的侧壁上，以保护第一和第二电介质层141和142。在半导体层131形成之后，在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中去除其余的间隔体层，这暴露了第二电介质层142的在栅极线缝隙160周围的侧面。在某些方面，与侧壁接触的最内的间隔体层是氮化硅。由于第二电介质层142也是氮化硅，可以一起在蚀刻工艺期间去除最内的间隔体层和第二电介质层142，以在第一电介质层141之间留下腔体143，如图8所示。因此，层堆叠体140改变为层堆叠体144。
此外，生长导电材料，例如钨(W)，以填充由于去除第二电介质层142而留下的腔体143，在第一电介质层141之间形成导体层145。在制作导体层145后，将层堆叠体144转换为层堆叠体146，如图9所示。层堆叠体146包括交替堆叠在彼此之上的第一电介质层141和导体层145。在某些方面，在金属W沉积在腔体143中之前，可以沉积高k电介质材料(如氧化铝)的电介质层(未示出)，然后沉积导电材料(如氮化钛(TiN))层(未示出)。此外，沉积金属W以形成导体层145。CVD和/或ALD可以用于沉积工艺。替代地，诸如钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任何组合的另一种导电材料可以用于形成导体层145。
参考图9，沟道孔150中的每个功能层151的一部分处于导体层145中的一个导体层的一部分与沟道孔150中的沟道层155的一部分之间。每个导体层145被配置为连接X-Y平面中的NAND存储单元的行，并被配置作为3D阵列装置100的字线。形成于沟道孔150中的沟道层155被配置为沿Z方向连接NAND存储单元的列或串，并被配置作为用于3D阵列装置100的位线。因此，作为NAND存储单元的一部分，X-Y平面中的沟道孔150中的功能层151的一部分被布置在导体层145和沟道层155之间，即字线和位线之间。功能层151也可以被认为设置在沟道层155和层堆叠体146之间。导体层145的处于沟道孔150的部分周围的部分充当NAND存储单元的控制栅极或栅电极。3D阵列装置100可以被认为包括NAND单元的串的2D阵列(这种串也被称为“NAND存储串”)。每个NAND串包含多个NAND存储单元，并垂直向衬底110延伸。NAND串穿过衬底110之上的层堆叠体146形成NAND存储单元的3D阵列。
在腔体143中生长导体层145之后，可以通过CVD、PVD、ALD或其组合在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合，以去除处于栅极线缝隙底部的电介质层，以暴露半导体层131的部分。栅极线缝隙填充有导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161延伸穿过层堆叠体146并接触半导体层131，如图10所示。“接触”一词作为动词指示如本文所使用的电接触对象。在某些方面，填充的栅极线缝隙成为3D阵列装置100的阵列公共源极。可选地，在栅极线缝隙中形成阵列公共源极包括沉积绝缘层、导电层(例如TiN、W、Co、Cu或Al)并且然后沉积导电材料(例如掺杂多晶硅)。
图11和图12示出了根据本公开的各方面的在形成触点、过孔、导体层和连接焊盘后的某些阶段处的3D阵列装置100的示意性截面图。在如图10所示填充栅极线缝隙160并形成阵列公共源极后，可以分别通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成用于字线触点171和互连触点172和173的开口。触点171-173被布置作为用于3D阵列装置100的互连。分别通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于触点171-173的开口。如图11所示，互连触点172和173形成于接触区域(即电介质区域)中以及层堆叠体146和NAND存储单元旁边。阶梯结构设置在互连触点172-173和层堆叠体146之间，即，在互连触点172-173和NAND存储单元之间。在某些方面，互连触点172-173延伸到达掺杂区域111。替代地，互连触点172-173可以延伸到电介质层121中的掺杂区域111上方的层级。用于触点171-173的导电材料可以包括W、Co、Cu、Al或其组合。可选地，当分别制造触点171-173时，可以在沉积另一种导电材料之前沉积导电材料(例如，TiN)层作为接触层。
此外，执行CVD或PVD工艺以将电介质材料(例如，氧化硅或氮化硅)沉积在3D阵列装置100上，并且使电介质层121变厚。用于过孔174的开口由干法蚀刻工艺或干法和湿法蚀刻工艺的组合形成。随后可以用导电材料(例如W、Co、Cu、Al或其组合)填充开口，以形成过孔174，如图11所示。可以执行CVD、PVD、ALD、电镀、化学镀、或其组合。过孔174连接到触点171-173、对应的NAND串的上端和阵列公共源极的插塞162。可选地，可以在填充开口以形成过孔174之前先沉积导电材料(例如TiN)层。
此外，用于互连的导体层175可以通过CVD、PVD、ALD、电镀、化学镀或其组合来生长。导体层175沉积在过孔174之上并分别与过孔174接触，并且导体层175包括导电材料，例如W、Co、Cu、Al或其组合。
与过孔174的形成类似，过孔176制作在导体层175之上。例如，可以沉积电介质材料以覆盖导体层175并将电介质层121制作得更厚，可以形成用于过孔176的开口，并且随后可以用导电材料填充该开口以形成过孔176。
此外，执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)以覆盖过孔176并进一步加厚电介质层121。制作开口并且然后填充该开口以形成连接焊盘177、178和179，其充当与外围装置的互连。如图12所示，连接焊盘177-179设置在过孔176之上，并分别与过孔176接触。因此，连接焊盘177分别连接到字线触点171、对应的NAND串的上端和插塞162。连接焊盘178和179分别连接到互连触点172和173。连接焊盘177-179可以包括导电材料，如W、Co、Cu、Al或其组合。可选地，可以在填充开口以形成连接焊盘177-179之前先沉积导电材料(例如，TiN)的接触层。
图13示出了根据本公开的各方面的外围装置180的示意性截面图。外围装置180是存储装置的一部分，并且也可以称为外围结构。外围装置180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或III-V组化合物，例如GaAs或InP。外围CMOS电路(例如，控制电路)(未示出)制作在衬底181上，并且用于促进阵列装置100的操作。例如，外围CMOS电路可以包括金属氧化物半导体场效应晶体管(MOSFET)，并提供诸如页缓冲器、感测放大器、列解码器和行解码器的功能装置。电介质层182沉积在衬底181和CMOS电路之上。在电介质层182中形成连接焊盘(例如连接焊盘183、184和185)和过孔。电介质层182包括一种或多种电介质材料，例如氧化硅和氮化硅。连接焊盘183-185被配置为与3D阵列装置100互连，并且可以包括导电材料，例如W、Co、Cu、Al或其组合。
对于3D阵列装置100和外围装置180，衬底110或181的底侧可以被称为背面，并且具有连接焊盘177-179或183-185的一侧可以被称为前侧或正面。
图14示意性地示出根据本公开的各方面的在截面图中的示例性3D存储装置190的制造工艺。3D存储装置190包括如图12所示的3D阵列装置100和图13所示的外围装置180。
3D阵列装置100和外围装置180通过倒装片键合方法而键合，以形成3D存储装置190，如图14所示。在某些方面，3D阵列装置100垂直翻转，并且变为上下颠倒，使连接焊盘177-179的顶表面朝下。这两个装置被放置在一起，使得3D阵列装置100处于外围装置180上方。在进行对准后，例如，连接焊盘177-179分别与连接焊盘183-185对准，3D阵列装置100和外围装置180面对面接合并键合在一起。层堆叠体146和外围CMOS电路变为夹在衬底110和181之间或在掺杂区域111和衬底181之间。在某些方面，使用焊料或导电粘合剂分别将连接焊盘177-179与连接焊盘183-185键合。因此，连接焊盘177-179分别连接到连接焊盘183-185。3D阵列装置100和外围装置180在完成倒装芯片键合后进行电通信。
然后，执行其他制造步骤或工艺以完成3D存储装置190的制造。为简单起见，图14中没有反映其他制造步骤和工艺。例如，从底表面(在倒装芯片键合之后)，通过诸如晶片研磨、干法蚀刻、湿法蚀刻、CMP或其组合的减薄工艺将3D阵列装置100的衬底110减薄。通过沉积工艺(例如，CVD或PVD工艺)在掺杂区域111之上生长电介质层。采用如上所述的类似方法，形成分别连接互连触点172和173的过孔和导体层。此外，沉积钝化层并形成连接触点172和/或173的接触焊盘。此外，还执行了附加的制造步骤或工艺。为简单起见，省略了附加制作步骤或工艺的细节。
图15示出了根据本公开的各方面的用于制造3D存储装置的示意性流程图200。在210，提供用于制造3D阵列装置的衬底。在211，将牺牲层沉积在用于3D阵列装置的衬底的顶表面之上。衬底包括半导体衬底，例如单晶硅衬底。在某些方面，在沉积牺牲层之前在衬底上生长覆盖层。覆盖层包括单层或顺序生长在衬底之上的多层。例如，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在某些其他方面，可以在不首先在衬底之上沉积覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，制造3D阵列装置的层堆叠体。层堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质层，并且第二堆叠层包括与第一电介质层不同的第二电介质层。在某些方面，第一和第二电介质层中的一个被用作牺牲堆叠层。
在212，执行阶梯形成工艺以将层堆叠体的一部分转换为阶梯结构。阶梯形成工艺包括多个蚀刻，其用于将层堆叠体的部分修整成阶梯结构。执行沉积工艺以沉积电介质层以覆盖阶梯结构。电介质层的处于阶梯结构的一侧上的部分用作接触区域，其中配置了用于接触焊盘的互连触点。此外，形成沟道孔，其延伸穿过层堆叠体和牺牲层以暴露衬底的部分。
在213，在每个沟道孔的侧壁和底表面上沉积阻挡层。电荷陷阱层沉积在阻挡层的表面上。在214，执行热退火以在预定温度下在预先布置的时间段内使电荷陷阱层的表面区域改性。在热退火工艺中电荷陷阱层的表面暴露于包含碳和氮物质的环境(例如，气体环境)。热退火使电荷陷阱层的表面区域改性，并将表面区域转化为碳区域，即，包含特定量的碳元素的区域。
在215，在碳区域的表面上沉积隧道绝缘层。阻挡层、电荷陷阱层和隧道绝缘层共同形成功能层。此后，在隧道绝缘层的表面上沉积沟道层并且沟道层充当半导体沟道。在制造沟道层之后，用电介质材料填充沟道孔。
在216，形成3D阵列装置的栅极线缝隙。沿着垂直于衬底的方向，栅极线缝隙延伸穿过层堆叠体。在蚀刻栅极线缝隙之后，暴露牺牲层的部分。此后，蚀刻掉牺牲层，并在衬底上方创建腔体。腔体暴露了腔体中的功能层的底部部分。如果覆盖层沉积在衬底上，则覆盖层也暴露于腔体中。分别蚀刻掉顺序地暴露于腔体中的功能层的层，包括阻挡层、电荷陷阱层和隧道绝缘层。也就是说，去除功能层的靠近衬底的底部部分。覆盖层(如果被沉积)也在蚀刻功能层的底部部分的工艺期间或在另一选择性蚀刻工艺中被蚀刻掉。因此，衬底的部分和沟道层的部分暴露于腔体中。
此后，执行沉积工艺以在腔体中生长半导体层，例如多晶硅层。半导体层接触沟道层和衬底。
在一些方面，层堆叠体包括两个电介质堆叠层，并且堆叠层中的一个堆叠层是牺牲性的。在217处蚀刻掉牺牲堆叠层以留下腔体，然后用导电材料填充腔体以形成导体层。
此外，在栅极线缝隙的侧壁和底表面上沉积电介质层。电介质层的在底表面上的部分被选择性地蚀刻掉以暴露半导体层。诸如TiN、W、Cu、Al和/或掺杂多晶硅的导电材料沉积在栅极线缝隙中以形成接触半导体层的阵列公共源极。
在218，执行蚀刻和沉积工艺以形成用于3D阵列装置的字线触点、互连触点、过孔、导体层和连接焊盘。在219，执行倒装芯片键合工艺以键合3D阵列装置和外围装置或将3D阵列装置与外围装置固定以创建3D存储装置。在某些方面，将3D阵列装置上下翻转并定位在外围装置上方。将3D阵列装置和外围装置的连接焊盘对准并且然后键合。在将3D阵列装置的衬底减薄之后，执行蚀刻和沉积工艺以在3D阵列装置的接触区域中的互连触点之上形成过孔、导体层和接触焊盘。接触焊盘被配置为用于引线键合，以用于与其他装置连接。
由于在包含碳和氮物质的环境中进行热退火工艺，在电荷陷阱层中形成了碳区域。隧道绝缘层和电荷陷阱层之间的界面变为隧道绝缘层和碳区域之间的界面。这样，减少了界面中的缺陷，提高了界面质量，并且因此，可以提高3D存储装置的产量和可靠性。
图16示出了根据本公开实施例的存储设备300的框图。存储设备300的示例可以包括诸如固态驱动器(SSD)、通用闪存(UFS)存储装置、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)等的数据存储器件。存储设备300可以包含诸如上文所示和图14所示的3D存储装置190的3D存储装置。由于3D存储装置190由于上述原因而具有改进的良率和可靠性，因此当使用装置190时，存储设备300也可以具有改进的良率和可靠性。如图16所示，存储设备300包含3D存储装置310(例如，装置190)和用作存储设备300的控制器的控制电路312。3D存储装置310可以包括一个或多个3D存储阵列。存储设备300还包含输入/输出(I/O)接口314、缓冲器316、缓冲器318、行解码器320和列解码器322。控制电路312实施存储设备300的各种功能。例如，控制电路312可以实施读取操作、写入操作和擦除操作。也可以称为I/O部件或I/O连接的I/O接口314包含I/O电路，以接收到存储设备300的命令信号、地址信号和数据信号的输入，并将数据和状态信息从存储设备300传送到另一装置(例如，主机装置)。缓冲器316缓冲或临时存储命令/地址信号，而缓冲器318缓冲或临时存储数据信号。可选地，缓冲器316和318可以组合成单个缓冲装置。行解码器320和列解码器322分别对行和列地址信号进行解码以用于存取3D存储装置310。I/O接口314检测来自输入的命令信号、地址信号和数据信号。在一些情况下，I/O接口314可以向缓冲器316传送命令和/或地址信号，并向缓冲器318传送数据信号。为简单起见，省略存储设备300的其它部件和功能。
尽管本公开的原理和实施方式是通过使用说明书中的具体方面来描述的，但各方面的上述描述仅旨在帮助理解本公开。此外，前述不同方面的特征可以被组合以形成附加的方面。本领域的普通技术人员可以根据本公开的构思对具体实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (31)

1.一种用于制造三维(3D)存储装置的方法，包括：
提供衬底；
在所述衬底的顶表面之上形成层堆叠体；
形成沟道孔，所述沟道孔延伸穿过所述层堆叠体；
在所述沟道孔的侧壁上形成阻挡层；
在所述阻挡层的表面上形成电荷陷阱层，所述电荷陷阱层的表面区域包括碳区域，所述碳区域包括特定量的碳元素；
在所述电荷陷阱层的所述表面区域之上形成隧道绝缘层；以及
在所述隧道绝缘层的表面上形成沟道层。
2.根据权利要求1所述的方法，其中，形成所述电荷陷阱层包括：
在预定温度下形成所述碳区域。
3.根据权利要求2所述的方法，其中，形成所述碳区域包括：
在包括碳物质和氮物质的环境中，将所述电荷陷阱层的一部分转化成所述碳区域。
4.根据权利要求1所述的方法，其中，在所述电荷陷阱层的所述表面区域之上形成所述隧道绝缘层包括：
在所述碳区域和所述隧道绝缘层之间形成界面。
5.根据权利要求1所述的方法，其中：
所述碳区域相对于所述阻挡层靠近所述隧道绝缘层。
6.根据权利要求1所述的方法，其中：
所述电荷陷阱层包括氮化硅，并且所述碳区域包括氮化硅和碳元素。
7.根据权利要求1所述的方法，其中：
所述阻挡层包括氧化硅。
8.根据权利要求1所述的方法，其中：
所述隧道绝缘层包括氧化硅。
9.根据权利要求1所述的方法，其中，形成所述电荷陷阱层包括：
在所述阻挡层的所述表面上连续形成多个层。
10.根据权利要求1所述的方法，其中：
所述层堆叠体包括交替堆叠的导体层和电介质层。
11.根据权利要求1所述的方法，还包括：
穿过所述层堆叠体形成栅极线缝隙结构以将多个存储单元分离。
12.根据权利要求1所述的方法，还包括：
修整所述层堆叠体以形成阶梯结构。
13.根据权利要求1所述的方法，还包括：
在形成所述沟道层之后，用电介质材料填充所述沟道孔。
14.根据权利要求1所述的方法，还包括：
在所述衬底和所述层堆叠体之间形成半导体层并将所述半导体层连接到所述沟道层。
15.一种三维(3D)存储装置，包括：
衬底；
层堆叠体，形成在所述衬底之上；
沟道层，延伸穿过所述层堆叠体；以及
功能层，延伸穿过所述层堆叠体并形成在所述沟道层和所述层堆叠体之间，所述功能层包括阻挡层、电荷陷阱层和隧道绝缘层，所述电荷陷阱层包括碳区域，所述碳区域包括特定量的碳元素。
16.根据权利要求15所述的3D存储装置，还包括：
处于所述隧道绝缘层和所述电荷陷阱层的所述碳区域之间的界面。
17.根据权利要求15所述的3D存储装置，其中：
所述电荷陷阱层的所述碳区域相对于所述阻挡层靠近所述隧道绝缘层。
18.根据权利要求17所述的3D存储装置，其中，所述电荷陷阱层还包括：
与所述碳区域相邻并且比所述碳区域厚的区域。
19.根据权利要求18所述的3D存储装置，其中：
所述碳区域包括氮化硅和碳元素，并且与所述碳区域相邻的所述区域包括氮化硅并且不包含碳元素。
20.根据权利要求18所述的3D存储装置，其中：
与所述碳区域相邻的所述区域包括多个层。
21.根据权利要求15所述的3D存储装置，其中：
所述隧道绝缘层包括氧化硅。
22.根据权利要求15所述的3D存储装置，其中：
所述阻挡层包括氧化硅。
23.根据权利要求15所述的3D存储装置，其中：
所述层堆叠体包括交替堆叠的导体层和电介质层。
24.根据权利要求15所述的3D存储装置，还包括：
栅极线缝隙结构，延伸穿过所述层堆叠体以将多个存储单元分离。
25.根据权利要求15所述的3D存储装置，其中：
所述层堆叠体包括阶梯结构。
26.根据权利要求15所述的3D存储装置，还包括：
半导体层，形成于所述衬底与所述层堆叠体之间并且连接到所述沟道层。
27.一种存储设备，包括：
用于接收输入的输入/输出(I/O)部件；
用于缓冲信号的缓冲器；
用于执行操作的控制器；以及
三维(3D)存储装置，所述3D存储装置包括：
衬底；
层堆叠体，形成在所述衬底之上；
沟道层，延伸穿过所述层堆叠体；
功能层，延伸穿过所述层堆叠体并形成在所述沟道层和所述层堆叠体之间，所述功能层包括阻挡层、电荷陷阱层和隧道绝缘层，所述电荷陷阱层包括碳区域，所述碳区域包括特定量的碳元素。
28.根据权利要求27所述的存储设备，其中，所述3D存储装置还包括：
处于所述隧道绝缘层和所述电荷陷阱层的所述碳区域之间的界面。
29.根据权利要求27所述的存储设备，其中：
所述电荷陷阱层的所述碳区域相对于所述阻挡层靠近所述隧道绝缘层。
30.根据权利要求29所述的存储设备，其中，所述电荷陷阱层还包括：
与所述碳区域相邻并且比所述碳区域厚的区域。
31.根据权利要求30所述的存储设备，其中：
所述碳区域包括氮化硅和碳元素，并且与所述碳区域相邻的所述区域包括氮化硅并且不包含碳元素。
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