CN114207822A - 用于增强可靠性的三维存储器件和制造方法 - Google Patents

用于增强可靠性的三维存储器件和制造方法 Download PDF

Info

Publication number
CN114207822A
CN114207822A CN202180003833.1A CN202180003833A CN114207822A CN 114207822 A CN114207822 A CN 114207822A CN 202180003833 A CN202180003833 A CN 202180003833A CN 114207822 A CN114207822 A CN 114207822A
Authority
CN
China
Prior art keywords
layer
deuterium
semiconductor channel
forming
charge trapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180003833.1A
Other languages
English (en)
Inventor
王启光
蒲浩
李劲昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN114207822A publication Critical patent/CN114207822A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了三维(3D)NAND存储器件和方法。在一方面，一种制造方法包括：在衬底之上形成电介质堆叠体；穿过电介质堆叠体形成功能层和半导体沟道；基于电介质堆叠体形成导体/绝缘体堆叠体；以及穿过导体/绝缘体堆叠体形成存储单元。每个存储单元包括功能层和半导体沟道的部分。功能层和半导体沟道中的至少一者包括一定量的氘元素。

Description

用于增强可靠性的三维存储器件和制造方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及用于增强可靠性的三维(three-dimensional，3D)存储器件及制造方法。
背景技术
与非(Not-AND，NAND)存储器是一种不需要电力来保持存储的数据的非易失性类型的存储器。对消费电子设备、云计算和大数据的不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着传统二维(two-dimensional，2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在正发挥着重要作用。3D NAND存储器在单个管芯上使用多个堆叠体层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
3D NAND器件的存储单元包括半导体沟道和隧穿层。在制造工艺期间，典型地会在半导体沟道、隧穿层以及半导体沟道和隧穿层之间的界面中形成一些缺陷。然后通过氢钝化修复缺陷。然而，氢钝化键会在升高的温度或电应力下断裂。断裂的键重新激活一些缺陷并导致可靠性问题。
发明内容
在本公开的一方面，一种用于制造3D存储器件的方法包括：提供用于3D存储器件的衬底；在衬底的顶表面之上形成电介质堆叠体；形成穿过电介质堆叠体的沟道孔；在沟道孔的侧壁上形成阻挡层；在阻挡层的表面上形成电荷捕获层；在电荷捕获层的表面上形成隧穿层；在隧穿层的表面上形成半导体沟道；基于电介质堆叠体形成导体/绝缘体堆叠体；以及穿过导体/绝缘体堆叠体形成存储单元。每个存储单元包括阻挡层、电荷捕获层、隧穿层和半导体沟道的部分。阻挡层、电荷捕获层、隧穿层和半导体沟道中的至少一者包括一定量的氘元素。
在本公开的另一方面，一种3D存储器件包括：衬底；形成在衬底之上的导体/绝缘体堆叠体；延伸穿过导体/绝缘体堆叠体的半导体沟道；延伸穿过导体/绝缘体堆叠体并且形成在半导体沟道和导体/绝缘体堆叠体之间的功能层；以及穿过导体/绝缘体堆叠体形成的存储单元。每个存储单元包括功能层的部分和半导体沟道的部分。功能层包括阻挡层、电荷捕获层和隧穿层。阻挡层、电荷捕获层、隧穿层和半导体沟道中的至少一者包括一定量的氘元素。
在本公开的另一方面中，一种存储装置包括：用于接收输入的输入/输出(input/output，I/O)组件；用于缓冲信号的缓冲器；用于实现操作的控制器；以及3D存储器件。3D存储器件包括：衬底；形成在衬底之上的导体/绝缘体堆叠体；延伸穿过导体/绝缘体堆叠体的半导体沟道；以及延伸穿过导体/绝缘体堆叠体并形成在半导体沟道和导体/绝缘体堆叠体之间的功能层。功能层包括阻挡层、电荷捕获层和隧穿层。阻挡层、电荷捕获层、隧穿层和半导体沟道中的至少一者包括一定量的氘元素。
根据本公开的说明书、权利要求和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
图1和图2示出了根据本公开的各个方面的在制造工艺期间的某些阶段的示例性三维(3D)阵列器件的截面视图；
图3和图4示出了根据本公开的各个方面的图2所示的3D阵列器件在沟道孔和功能层形成之后的俯视图和截面视图；
图5A和5B示出了根据本公开的各个实施例的图4中所示的3D存储器件的示例性部分的放大视图；
图6示出了根据本公开的各个方面的图3和图4中所示的3D阵列器件在沟道孔被填充之后的截面视图；
图7和图8示出了根据本公开的各个方面的图6中所示的3D阵列器件在栅极线缝隙形成之后的俯视图和截面视图；
图9、图10和图11示出了根据本公开的各个方面的图7和图8中所示的3D阵列器件在制造工艺中的某些阶段的截面视图；
图12和图13示出了根据本公开的各个方面的图11中所示的3D阵列器件在制造工艺中的某些阶段的截面视图；
图14示出了根据本公开的各个方面的示例性外围器件的截面视图；
图15示出了根据本公开的各个方面的在图13中所示的3D阵列器件与图14中所示的外围器件键合之后的3D存储器件的截面视图；
图16示出了根据本公开的各个方面的3D存储器件的制造的示意性流程图；以及
图17示出了根据本公开的各个实施例的存储装置的框图。
具体实施方式
下面参考附图描述根据本公开的各个方面的技术方案。在可能的情况下，在整个附图中将使用相同的参考数字来指代相同或相似的组件。显然，所描述的方面仅仅是本公开的一些而非所有方面。各个方面的特征可以交换和/或组合。
图1-12示意性地示出了根据本公开的方面的示例性3D阵列器件100的制造工艺。3D阵列器件100是存储器件的部分，并且也可以称为3D存储结构。在图中，俯视图在XY平面中，且截面视图在YZ平面中或沿XY平面中的线。
如图1中的截面视图所示，3D阵列器件100包括衬底110。在一些方面，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，诸如锗(Ge)、硅-锗(SiGe)、碳化硅(SiC)、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗(germanium-on-insulator，GOI)、多晶硅、或III-V族化合物(诸如砷化镓(GaAs)或磷化铟(InP))。可选地，衬底110还可以包括非导电材料，诸如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅的薄层。在这种情况下，衬底110可以像多晶硅衬底一样被处理。作为示例，在下面的描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
在一些方面，衬底110的顶部部分通过离子注入和/或扩散被n型掺杂剂掺杂以形成掺杂区域111。掺杂区域111的掺杂剂可以包括例如磷(P)、砷(As)和/或锑(Sb)。如图1中所示，覆盖层120沉积在掺杂区域111之上。覆盖层120是牺牲层并且可以包括单层或多层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一种或多种。可以通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)，或化学气相沉积、物理气相沉积、原子层沉积的组合来沉积覆盖层120。在一些其他方面，覆盖层120可以包括另一种材料，诸如氧化铝。
此外，在覆盖层120之上，沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。如本文所用，词语“导电”表示电气上导通。用于牺牲层130的示例性材料是多晶硅。
在形成多晶硅牺牲层130之后，形成电介质堆叠体140。电介质堆叠体140可以被认为是包括多对堆叠体层(例如，包括彼此交替堆叠的第一电介质层141和第二电介质层142)的电介质堆叠体结构。电介质堆叠体可以包括64对、128对或多于128对的第一和第二电介质层141和142。
在一些方面，第一电介质层141和第二电介质层142由不同的材料制成。在下面的描述中，第一电介质层141示例性地包括氧化硅层，其可以用作隔离堆叠体层，而第二电介质层142示例性地包括氮化硅层，其可以用作牺牲堆叠体层。牺牲堆叠体层随后将被蚀刻出来并由导电堆叠体层代替。可以通过CVD、PVD、ALD，或CVD、PVD、ALD的组合来沉积第一电介质层141和第二电介质层142。
图2示出了根据本公开的方面的3D阵列器件100的示意性截面视图。如图所示。如图2中所示，在形成电介质堆叠体140之后，执行阶梯形成工艺以将电介质堆叠体140的部分修整成阶梯结构。在阶梯形成工艺中可以使用任何合适的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿着Y方向以步进方式增大。沉积电介质层121以覆盖阶梯结构、掺杂区域111和衬底110。如图2中所示，在阶梯结构的侧面上的区域中，例如在阶梯结构的左侧上，去除电介质堆叠体140、牺牲层130和覆盖层120。该区域可以被视为接触区域，在该接触区域中可以配置连接到接触焊盘的穿硅接触部或者可以布置用于接触焊盘的开口。本文使用的词语“连接”表示电连接。接触区域包含电介质层121的部分，并且因此是电介质区域。在一些方面，在阶梯形成工艺中没有蚀刻掉覆盖层120并且覆盖层120的部分可以被掩埋在接触区域中的电介质层121之下。
图3和图4示出了根据本公开的方面在形成沟道孔150之后的3D阵列器件100的示意性俯视图和示意性截面视图。图5A和图5B示出了3D阵列器件100的部分157的放大视图。图4中的截面视图是沿图3的线AA'截取的。图3和图4以及本公开中的其他图中所示的沟道孔150的数量、尺寸和布置是示例性的并且用于描述目的，但是根据本公开的各个方面，任何合适的数量、尺寸和布置都可以用于所公开的3D阵列器件100。
如图3和图4中所示，沟道孔150被布置为在Z方向或在大致正交于衬底110的方向上延伸并且在XY平面中形成预定图案(未示出)的阵列。沟道孔150可以通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合形成。也可以执行其他工艺，诸如涉及光刻、清洁和/或化学机械抛光(chemical mechanical polishing，CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱形状，其延伸穿过电介质堆叠体140、牺牲层130、覆盖层120并且部分地穿透掺杂区域111。在形成沟道孔150之后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括在沟道孔的侧壁和底部上的用于阻挡电荷的流出的阻挡层152、在阻挡层152的表面上的用于在3D阵列器件100的操作期间存储电荷的电荷捕获层153、以及在电荷捕获层153的表面上的隧穿层154。阻挡层152可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或者其他宽带隙材料。电荷捕获层153可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅(nanocrystalline silicon)、诸如氧化铝或氧化铪的高k电介质材料、或者其他宽带隙材料。隧穿层154可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于隧穿层154的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或者其他宽带隙材料。
此外，半导体沟道155沉积在隧穿层154的表面上。在一些方面，半导体沟道155包括多晶硅层。可选地，半导体沟道155可以包括非晶硅层。与沟道孔相似，半导体沟道155也延伸穿过电介质堆叠体140并延伸到掺杂区域111中。阻挡层152、电荷捕获层153、隧穿层154和半导体沟道155可以通过例如CVD、PVD、ALD或这些工艺中的两个或多个的组合来沉积。在沟道孔150中形成的结构，包括功能层151和半导体沟道155，可以被认为是沟道结构。
在沟道结构制作完成之后，在半导体沟道155的表面上以及半导体沟道155和隧穿层154之间的界面中可能会出现一些缺陷。缺陷也可能形成在沟道结构的每一层中和152-154层之间的界面中。半导体沟道155的表面上的缺陷包括由自由基引起的悬空键。界面和层中的缺陷包括电活性的浅陷阱。这些缺陷可能导致处于编程状态的存储单元的电荷泄漏和阈值电压偏移。在修复缺陷的氢钝化工艺期间，原子氢结合到缺陷(或缺陷状态)以形成复合物。本文使用的术语“缺陷状态”表示缺陷的能量状态。如本文所用，词语“复合物”表示具有两个或更多个松散关联的组分分子实体的分子实体。在复合物形成的氢钝化中，组分分子实体包括原子氢和通过键相关联的缺陷。然而，复合物中与原子氢的键具有相对低的键能。因此，复合物不是很稳定，并且当键在升高的温度或高电场下断裂时会解离，这会重新激活缺陷并导致可靠性问题。
为了使复合物更稳定，可使用氘来结合缺陷或缺陷状态。氘是氢的同位素，其原子核由一个质子和一个中子组成。由于普通氢的原子核有一个质子而没有中子，因此氘的原子质量大略是普通氢的两倍。当原子氘结合到缺陷时，键能高于原子氢与缺陷之间的键能。这样，由原子氘形成的复合物比由原子氢形成的复合物更稳定。与通过氢进行的钝化相比，当缺陷被氘消除时，可靠性可以得到提高。
如本文所用，术语“氢元素”表示仅由氢组成的纯物质，术语“氘元素”表示仅由氘组成的纯物质。氢或氘元素包括为分子的部分或原子的形式的氢或氘。此外，术语“原子氢”表示为单原子而不是分子的部分的形式的氢，而术语“原子氘”表示为单原子存而不是分子的部分的形式的氘。
如图5A中示意性地示出的，在制造功能层151和半导体沟道155之后，悬空键159出现在半导体沟道155的表面158上。其他缺陷(未示出)形成在半导体沟道155和层152-154以及这些层之间的界面中。缺陷(包括悬空键159)可以通过经原子氘进行的钝化来修复。在一些方面，使用氘气或氘气和惰性气体(例如，氮气或氩气)的混合物来提供原子氘。氘气穿过部分填充的沟道孔150(或沟道孔150的开口)到达表面158。然后，原子氘在升高的温度下依次扩散到半导体沟道155和层154、153和152中，如图5B中所示。原子氘在图5B和本公开中的其他图中由字母“D”表示。因此，原子氘结合到缺陷以形成复合物并消除缺陷。
可选地，可以执行氘的离子注入以在电介质堆叠体140的区域中注入原子氘，然后进行热扩散以扩展原子氘。可以钝化半导体沟道155和功能层151中以及半导体沟道155和功能层151周围的缺陷。
在一些方面，可以在层被沉积时，将原子氘提供给层152-154和半导体沟道155。例如，当通过CVD、PVD、ALD，或CVD、PVD、ALD的组合生长层时，气体源可以包括包含氘元素的气体，诸如SiD4、Si2Cl2D2或Si2Cl2D4。由于生长环境包含氘元素，因此一些缺陷可以在制造期间通过氘修复。在一些情况下，缺陷主要发生在半导体沟道155的表面上以及半导体沟道155和隧穿层154之间的界面中。在这种情况下，可以使用包含氘元素的气体源来生长半导体沟道155，而可以在不使用包含氘元素的气体源的情况下生长层152-154。
因为在界面和层中可能形成缺陷，所以半导体沟道155和层152-154均可以包含一定数目的复合物，这些复合物在通过氘进行钝化之后具有氘元素。换句话说，在通过氘进行钝化之后，半导体沟道155和层152-154均可以包含一定量的氘元素。由于在钝化工艺中不涉及原子氢，所以在一些情况下，在通过氘进行钝化之后，半导体沟道155和层152-154不包含具有结合到缺陷或缺陷状态的氢元素的复合物。
在形成半导体沟道155之后或者在形成半导体沟道155并执行利用氘的钝化之后，沟道孔150的开口被氧化物材料156填充，如图6中所示。可选地，可以在用氧化物材料156填充沟道孔150的开口之后进行氘的离子注入，然后进行用于原子氘的扩散和缺陷的钝化的退火工艺。
在一些情况下，功能层151包括氧化物-氮化物-氧化物(ONO)结构。即，阻挡层152是氧化硅层，电荷捕获层153是氮化硅层，并且隧穿层154是另一氧化硅层。
可选地，功能层151可以具有不同于ONO配置的结构。在以下描述中，ONO结构示例性地用于阻挡层152、电荷捕获层153和隧穿层154。
参考图6，在形成阶梯结构之后蚀刻沟道孔150。可选地，沟道孔150也可以在阶梯形成工艺之前形成。例如，在如图1中所示地制造电介质堆叠体140之后，可以形成沟道孔150，并且然后可以沉积功能层151和半导体沟道155。在沟道孔150被以氧化物材料156填充之后，可以执行阶梯形成工艺以形成阶梯结构。
图7和图8示出了根据本公开的方面的3D阵列器件100在栅极线缝隙160形成之后的示意性俯视图和示意性截面视图。图8中所示的截面视图是沿图7的线B-B'截取的。栅极线缝隙也可以称为栅极线缝隙结构。3D阵列器件100具有布置在存储面(未示出)中的大量的沟道孔150。每个存储面被栅极线缝隙划分成存储块(未示出)和存储指。例如，如图7中所示的沟道孔150的配置反映栅极线160缝隙之间的存储指。
栅极线缝隙160可以通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合形成。如图7和图8中所示，栅极线缝隙160例如在X和Y方向上水平延伸，并且延伸穿过电介质堆叠体140并且在Z方向或在近似正交于衬底110的方向上到达或部分穿透牺牲层130。这样，在栅极线缝隙160的底部，暴露牺牲层130。然后，可以通过CVD、PVD、ALD，或CVD、PVD、ALD的组合在栅极线缝隙160的侧壁和底部上沉积间隔体层(未示出)。间隔体层被配置为保护第一和第二电介质层141和142并且可以包括例如氧化硅和氮化硅。
在沉积间隔体层之后，执行选择性蚀刻，使得通过干法蚀刻或者干法蚀刻和湿法蚀刻的组合去除间隔体层的在栅极线缝隙160的底部的部分。再次暴露牺牲层130。随后，执行选择性蚀刻工艺，例如选择性湿法蚀刻工艺，以去除牺牲层130。牺牲层130的去除产生腔并暴露覆盖层120和形成在沟道孔150中的阻挡层152的底部部分。此外，执行多次选择性蚀刻工艺，例如多次选择性湿法蚀刻工艺，以相继去除阻挡层152、电荷捕获层153和隧穿层154的暴露部分，这暴露半导体沟道155的底侧部分。
当覆盖层120是氧化硅和/或氮化硅时，当功能层151的底部部分被蚀刻掉时，覆盖层120可以被去除。在某些方面，覆盖层120包括除氧化硅或氮化硅之外的材料，并且可以通过一个或多个附加的选择性蚀刻工艺去除覆盖层120。覆盖层120的去除暴露掺杂区域111的顶表面。
在蚀刻工艺之后，掺杂区域111和半导体沟道155靠近沟道孔150的底部的侧面部分暴露在通过蚀刻掉牺牲层130和覆盖层120而留下的腔中。腔由半导体材料(例如多晶硅)填充以形成半导体层131，例如通过CVD和/或ALD沉积工艺。半导体层131是n型掺杂的，形成在掺杂区域111的暴露表面上以及半导体沟道155的侧壁或侧面部分上，并连接到掺杂区域111和半导体沟道155。
可选地，执行选择性外延生长使得可以在掺杂区域111的暴露表面上生长单晶硅的层并且可以在半导体沟道155的暴露表面上生长多晶硅层。这样，半导体层131可以包括单晶硅和多晶硅的邻接层。
在蚀刻功能层151的底部部分和覆盖层120时，一些间隔体层被蚀刻掉，并且其余间隔体层保留在栅极线缝隙160的侧壁上以保护第一和第二电介质层141和142。在形成半导体层131之后，保留的间隔体层在选择性蚀刻工艺(例如选择性湿法刻蚀工艺)中被去除，这暴露栅极线缝隙160周围的第二电介质层142的侧面。在一些方面，与侧壁接触的最内间隔体层是氮化硅。因为第二电介质层142也是氮化硅，所以最里面的间隔体层和第二电介质层142可以在蚀刻工艺期间被一起去除，在第一电介质层141之间留下腔143，如图9中所示。这样，将电介质堆叠体140改变为电介质堆叠体144。
参考图9，腔143暴露阻挡层152的某些部分。在一些方面，氘气或氘气与惰性气体(例如，氮气或氩气)的混合物可以传输到阻挡层152的暴露部分。例如，氘气可以通过栅极线缝隙160和腔143的开口流动到达暴露部分。然后，原子氘在预定温度下依次扩散到层152-154和半导体沟道155中。在钝化工艺期间，原子氘通过与缺陷形成复合物来修复某些缺陷。当氘气填充腔143时，原子氘也扩散到第一电介质层141中并通过形成复合物来消除层141的缺陷。这样，在层141的相对于半导体沟道155或沟道孔150基本上靠近栅极线缝隙160的部分中存在复合物。在层141中形成的复合物包含结合到缺陷或缺陷状态的原子氘。
此外，生长诸如钨(W)的导电材料以填充通过去除第二电介质层142而留下的腔143，在第一电介质层141之间形成导电层145。在制造导电层145之后，电介质堆叠体144转化成导体/绝缘体堆叠体146，如图10中所示。堆叠体146可以被认为是包括沟道孔150、功能层151、以及半导体沟道155的导体/绝缘体堆叠体结构。导体/绝缘体堆叠体146包括交替堆叠在彼此之上的第一电介质层141和导电层145。在一些方面，在在腔143中沉积金属W之前，可以沉积诸如氧化铝的高k电介质材料的电介质层(未示出)。可选地，可以在沉积高k电介质材料的电介质层之后执行上面关于图9描述的钝化工艺。原子氘可以扩散通过高k电介质材料的电介质层、功能层151和半导体沟道155。然后，可以开始通过氘进行的钝化。此后，沉积诸如氮化钛(TiN)(未示出)的导电材料的层。此外，沉积金属W以形成导电层145。CVD和/或ALD可用于沉积工艺中。替代地，可以使用另一导电材料来形成导电层145，该另一导电材料是诸如钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅，或钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅的任何组合。
参考图10，沟道孔150中的每个功能层151的部分位于导电层145之一的部分和沟道孔150中的半导体沟道155的部分之间。每个导电层145被配置为连接XY平面中的NAND存储单元的行并且被配置为用于3D阵列器件100的字线。形成在沟道孔150中的半导体沟道155被配置为连接沿Z方向的NAND存储单元的列或串并且被配置为用于3D阵列器件100的位线。这样，XY平面中沟道孔150中的功能层151的部分，作为NAND存储单元的部分，布置在导电层145和半导体沟道155之间，即字线和位线之间。功能层151也被认为是设置在半导体沟道155和导体/绝缘体堆叠体146之间。导电层145的在沟道孔150的部分周围的部分用作用于NAND存储单元的控制栅极或栅极电极。3D阵列器件100可以被认为包括堆叠体146或导体/绝缘体堆叠体结构中的NAND单元的串(这种串也被称为“NAND串”)的2D阵列。每个NAND串包含多个NAND存储单元并且朝向衬底110垂直延伸。NAND串穿过衬底110之上的导体/绝缘体堆叠体146形成NAND存储单元的3D阵列。
在腔143中生长导电层145之后，可以通过CVD、PVD、ALD，或CVD、PVD、ALD的组合在栅极线缝隙160的侧壁和底表面上沉积电介质层(例如，氧化硅层)。可以执行干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合以去除栅极线缝隙的底部的电介质层以暴露半导体层131的部分。栅极线缝隙填充有导电材料161(例如，掺杂多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161延伸穿过导体/绝缘体堆叠体146并且接触半导体层131，如图11中所示。如本文所使用的，作为动词的词语“接触”表示电接触物体。在一些方面，填充的栅极线缝隙成为用于3D阵列器件100的阵列共源极。可选地，在栅极线缝隙中形成阵列共源极包括沉积绝缘层、导电层(诸如TiN、W、Co、Cu或Al)，并且然后沉积导电材料，诸如掺杂多晶硅。
图12和13示出了根据本公开的方面的3D阵列器件100在接触部、过孔、导体层和连接焊盘形成之后的某些阶段的示意性截面视图。在如图11中所示地填充栅极线缝隙160并形成阵列共源极之后，分别通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合形成用于字线接触部171和穿硅接触部172和173的开口。接触部171-173被布置为用于3D阵列器件100的互连。通过CVD、PVD、ALD、电镀、无电镀，或CVD、PVD、ALD、电镀、无电镀的任意组合，用导电材料分别填充用于接触部171-173的开口。如图12中所示，穿硅接触部172和173形成在接触区域(即，电介质区域)中并且在堆叠体146和NAND存储单元旁边。阶梯结构设置在接触部172-173和堆叠体146之间，即，在穿硅接触部172-173和NAND存储单元之间。在一些方面，接触部172-173延伸到达掺杂区域111。替代地，接触部172-173可以延伸到电介质层121中在掺杂区域111上方的水平面。用于接触部171-173的导电材料可以包括W、Co、Cu、Al，或W、Co、Cu、Al的组合。可选地，当分别制造接触部171-173时，可以沉积导电材料(例如，TiN)的层作为接触层，然后沉积另一种导电材料。
此外，执行CVD或PVD工艺以在3D阵列器件100上沉积电介质材料(例如，氧化硅或氮化硅)，并且电介质层121变得更厚。用于过孔174的开口通过干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合形成。开口可以随后填充有诸如W、Co、Cu、Al，或W、Co、Cu、Al的组合的导电材料以形成过孔174，如图12中所示。可以执行CVD、PVD、ALD、电镀、无电镀，或CVD、PVD、ALD、电镀、无电镀的组合。过孔174连接到接触部171-173、对应的NAND串的上端以及阵列共源极的插塞162。可选地，在填充开口以形成过孔174之前，可以首先沉积导电材料(例如，TiN)的层。
此外，用于互连的导体层175可以通过CVD、PVD、ALD、电镀、无电镀，或CVD、PVD、ALD、电镀、无电镀的组合生长。导体层175分别沉积在过孔174之上并接触过孔174，并包括导电材料，诸如钨、钴、铜、铝，或钨、钴、铜、铝的组合。
类似于过孔174的形成，过孔176制作在导体层175之上。例如，可以沉积电介质材料以覆盖导体层175并使电介质层121更厚，可以形成用于过孔176的开口，并且随后可以用导电材料填充开口以形成过孔176。
此外，执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)以覆盖过孔176并进一步加厚电介质层121。制作开口并且然后填充开口以形成用作与外围器件的互连的连接焊盘177、178和179。如图13中所示，连接焊盘177-179分别沉积在过孔176之上并接触过孔176。这样，连接焊盘177分别连接到字线接触部171、对应的NAND串的上端、和插塞162。连接焊盘178和179分别连接到穿硅接触部172和173。连接焊盘177-179可以包括诸如W、Co、Cu、Al，或W、Co、Cu、Al的组合的导电材料。可选地，可以在填充开口之前沉积导电材料(例如，TiN)的接触层以形成连接焊盘177-179。
图14示出了根据本公开的方面的外围器件180的示意性截面视图。外围器件180是存储器件的部分并且也可以被称为外围结构。外围器件180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或诸如GaAs或InP的III-V族化合物。外围CMOS电路(例如，控制电路)(未示出)制造在衬底181上并用于促进阵列器件100的操作。例如，外围CMOS电路可以包括金属氧化物半导体场效应晶体管(MOSFET)并提供诸如页缓冲器、感测放大器、列解码器和行解码器等的功能器件。电介质层182沉积在衬底181和CMOS电路之上。在电介质层182中形成连接焊盘(诸如连接焊盘183、184和185)和过孔。电介质层182包括一种或多种电介质材料，诸如氧化硅和氮化硅。连接焊盘183-185被配置为与3D阵列器件100的互连并且可以包括诸如W、Co、Cu、Al，或W、Co、Cu、Al的组合的导电材料。
对于3D阵列器件100和外围器件180，衬底110或181的底侧可以称为后侧，而具有连接焊盘177-179或183-185的侧可以称为前侧或正面侧。
图15以截面视图示意性地示出了根据本公开的方面的示例性3D存储器件190的制造工艺。3D存储器件190包括图13中所示的3D阵列器件100和图14中所示的外围器件180。
如图15中所示，3D阵列器件100和外围器件180通过倒装芯片键合方法键合以形成3D存储器件190。在一些方面，3D阵列器件100被垂直翻转并且变为颠倒，其中，连接焊盘177-179的顶表面朝下。两个器件放置在一起，使得3D阵列器件100在外围器件180上方。在进行对准之后，例如，连接焊盘177-179分别与连接焊盘183-185对准，3D阵列器件100和外围器件180面对面接合并键合在一起。导体/绝缘体堆叠体146和外围CMOS电路变为夹在衬底110和181之间或夹在掺杂区域111和衬底181之间。在一些方面，焊料或导电粘合剂用于将连接焊盘177-179分别与连接焊盘183-185键合。这样，连接焊盘177-179分别连接至连接焊盘183-185。在完成倒装芯片键合工艺之后，3D阵列器件100和外围器件180电连通。
此后，执行其他制造步骤或工艺以完成3D存储器件190的制造。为简单起见，未在图15中反映其他制造步骤和工艺。例如，从底表面(倒装芯片键合之后)，通过减薄工艺减薄3D阵列器件100的衬底110，该减薄工艺是诸如晶片研磨、干法蚀刻、湿法蚀刻、CMP，或晶片研磨、干法蚀刻、湿法蚀刻、CMP的组合。通过沉积工艺(例如，CVD或PVD工艺)在掺杂区域111之上生长电介质层。使用与上述类似的方法，形成分别连接穿硅接触部172和173的过孔和导体层。此外，沉积钝化层并形成连接接触部172和/或173的接触焊盘。此外，执行附加的制造步骤或工艺。为简单起见，省略了附加的制造步骤或工艺的细节。
在3D阵列器件100和外围器件180键合在一起之后的某个阶段，可以执行通过氘进行的钝化。在一些方面，氘气或氘气与惰性气体(例如，氮气或氩气)的混合物可用于将原子氘传输到3D存储器件190。如图15中示意性地示出的，氘气到达器件100的表面，并且原子氘通过热扩散扩散到NAND串或存储单元的区域中。在退火工艺中，原子氘通过与缺陷形成复合物来终结器件100(或器件190)中的某些缺陷。
可选地，可以实施氘的离子注入以将原子氘传输到器件190中。注入的氘在热扩散中在NAND串和器件的其他区域中扩展，并且消除某些缺陷。
在上面的描述中，示出了使用原子氘进行钝化的几种方法，诸如图5B、图9和图15中所示的那些。在一些方面，执行方法之一来钝化器件100或190的缺陷。可选地，可以单独执行两种或更多种方法以消除更多缺陷并进一步增强器件190的可靠性。
图16示出了根据本公开的方面的用于制造3D存储器件的示意性流程图200。在210，提供衬底用于制造3D阵列器件。将牺牲层沉积在用于3D阵列器件的衬底的顶表面之上。衬底包括半导体衬底，诸如单晶硅衬底。在一些方面，在沉积牺牲层之前在衬底上生长覆盖层。覆盖层包括在衬底之上依次生长的多层或单层。例如，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他方面，可以在不首先在衬底之上沉积覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，制造3D阵列器件的电介质堆叠体。电介质堆叠体包括交替堆叠的第一堆叠体层和第二堆叠体层。第一堆叠体层包括第一电介质层并且第二堆叠体层包括不同于第一电介质层的第二电介质层。在一些方面，第一和第二电介质层之一用作牺牲堆叠体层。
在211处，执行阶梯形成工艺以将电介质堆叠体的部分转化为阶梯结构。阶梯形成工艺包括多次蚀刻，用于将电介质堆叠体的部分修整成阶梯结构。执行沉积工艺以沉积电介质层来覆盖阶梯结构。电介质层的在阶梯结构的侧面上的部分用作接触区域，在该接触区域，配置用于接触焊盘的穿硅接触部。此外，形成延伸穿过电介质堆叠体和牺牲层以暴露衬底的部分的沟道孔。
在212处，在每个沟道孔的侧壁和底表面上沉积功能层。功能层包括依次形成的阻挡层、电荷捕获层和隧穿层。此后，在隧穿层的表面上沉积半导体沟道。
在213处，示意性地呈现两种方法。可选地，当生长功能层和半导体沟道时，可以使用包含氘元素的气体源。这样，在制造期间在功能层和半导体沟道以及层之间的界面中形成复合物。复合物包含结合到缺陷或缺陷状态的原子氘。作为另一种选择，可以在功能层和半导体沟道形成之后、且在沟道孔被完全填充之前执行利用氘的钝化以修复缺陷。提供氘气或氘气和惰性气体的混合物。在升高的温度下的退火工艺中，氘气进入沟道孔的开口。然后，原子氘通过热扩散传输穿过半导体沟道和功能层。在原子氘结合到缺陷以形成复合物之后，层和界面中的某些缺陷被终结。此后，以电介质材料填充沟道孔的开口。
在214处，形成3D阵列器件的栅极线缝隙。沿着垂直于衬底的方向，栅极线缝隙延伸穿过电介质堆叠体。在蚀刻栅极线缝隙之后，暴露牺牲层的部分。此后，蚀刻掉牺牲层并在衬底上方产生腔。腔暴露腔中的功能层的底部部分。如果覆盖层沉积在衬底上，则覆盖层也暴露在腔中。分别蚀刻掉腔中依次暴露的功能层中的层，包括阻挡层、电荷捕获层和隧穿层。也就是说，去除功能层的靠近衬底的底部部分。在蚀刻功能层的底部部分的工艺期间或在另一选择性蚀刻工艺中，也蚀刻掉覆盖层(如果沉积了覆盖层)。因此，衬底的部分和半导体沟道的部分暴露在腔中。
此后，执行沉积工艺以在腔中生长诸如多晶硅层的半导体层。半导体层接触半导体沟道和衬底。
在一些方面，电介质堆叠体包括两个电介质堆叠体层并且电介质堆叠体层之一是牺牲性的。在215处蚀刻掉牺牲堆叠体层以在电介质堆叠体中留下腔。功能层(或阻挡层)的部分暴露在腔中。可选地，提供氘气或氘气和惰性气体的混合物。在预定温度的退火工艺中，氘气通过栅极线缝隙和腔的开口到达阻挡层的暴露部分，并且原子氘扩散到功能层和半导体沟道中。在退火之后，以结合到缺陷而形成复合物的原子氘消除层和界面中的某些缺陷。
在216处，用导电材料填充腔以形成导电层。电介质堆叠体转变为导体/绝缘体堆叠体。
此外，在栅极线缝隙的侧壁和底表面上沉积电介质层。底表面上的电介质层的部分被选择性地蚀刻出来以暴露半导体层。诸如TiN、W、Cu、Al和/或掺杂多晶硅的导电材料沉积在栅极线缝隙中以形成接触半导体层的阵列共源极。
在217处，执行蚀刻和沉积工艺以形成用于3D阵列器件的字线接触部、穿硅接触部、过孔、导体层和连接焊盘。在218处，执行倒装芯片键合工艺以键合3D阵列器件和外围器件或将3D阵列器件与外围器件紧固以产生3D存储器件。在一些方面，3D阵列器件被上下翻转并定位在外围器件上方。3D阵列器件与外围器件的连接焊盘对准，并且然后键合。在减薄3D阵列器件的衬底之后，执行蚀刻和沉积工艺以在3D阵列器件的接触区域中的穿硅接触部之上形成过孔、导体层和接触焊盘。接触焊盘被配置为用于与其他器件连接的引线键合。
可选地，在3D阵列器件与外围器件键合以形成3D存储器件之后的某个阶段，可以执行通过氘进行的钝化。在219处，布置氘气或氘气与惰性气体的混合物以产生用于钝化工艺的氘气态环境。在将3D存储器件放置于某升高的温度下的氘气态环境中之后，原子氘扩散到NAND串的区域中。然后，当原子氘结合到缺陷以形成复合物时，可以消除NAND串中的某些缺陷。
参考流程图200，在一些方面，钝化工艺也可以通过氘的离子注入来执行。氘的离子注入可以在制造工艺的某个阶段实施，诸如在形成半导体沟道之后，在制成导体/绝缘体堆叠体之后，或者在键合外围器件之后。可选地，可以多次执行氘的离子注入。氘的离子注入还可以与上述其他氘传输机制(例如，使用氘气)组合以修复缺陷。
因为具有原子氘的复合物比具有原子氢的复合物更稳定，所以可以改善电荷泄漏和阈值电压偏移的问题。可以增强3D NAND存储器件的可靠性。
图17示出了根据本公开的实施例的存储装置300的框图。存储装置300的示例可以包括诸如固态驱动器(solid-state drive，SSD)、通用闪存(universal flash storage，UFS)存储器件、多媒体卡(multimedia card，MMC)、嵌入式多媒体卡(embedded multimediacard，eMMC)等的数据储存器件。存储装置300可以包含3D存储器件，诸如上面示出的和图15中所示的3D存储器件190。由于3D存储器件190由于上述原因而具有提高的可靠性，所以当使用器件190时，存储装置300也可已具有提高的可靠性。如图17中所示，存储装置300包含3D存储器件310(例如，器件190)和用作存储装置300的控制器的控制电路312。3D存储器件310可以包括一个或多个3D存储阵列。存储装置300还包含输入/输出(I/O)接口314、缓冲器316、缓冲器318、行解码器320和列解码器322。控制电路312实施存储装置300的各种功能。例如，控制电路312可以实现读操作、写操作和擦除操作。也可以称为I/O组件或I/O连接的I/O接口314包含I/O电路以接收至存储装置300的命令信号、地址信号和数据信号的输入并且将数据和状态信息从存储装置300传输到另一个器件(例如，主机器件)。缓冲器316缓冲或临时存储命令/地址信号，而缓冲器318缓冲或临时存储数据信号。可选地，缓冲器316和318可以组合成单个缓冲器件。行解码器320和列解码器322分别对行和列地址信号进行解码以访问3D存储器件310。I/O接口314检测来自输入的命令信号、地址信号和数据信号。在一些情况下，I/O接口314可以向缓冲器316传输命令和/或地址信号，并且向缓冲器318传输数据信号。为简单起见，省略了存储装置300的其他组件和功能。
虽然在说明书中使用特定方面描述了本公开的原理和实施方式，但是该方面的上述描述仅旨在帮助理解本公开。此外，上述不同方面的特征可以组合以形成附加的方面。本领域普通技术人员可以根据本公开的思想对特定实施方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (30)

1.一种用于制造三维(3D)存储器件的方法，包括：
提供衬底；以及
在所述衬底的顶表面之上形成堆叠体结构，其中，形成所述堆叠体结构包括：
形成功能层，所述功能层延伸穿过所述堆叠体结构；以及
在所述功能层的表面上形成半导体沟道，
其中，所述功能层和所述半导体沟道中的至少一者包括一定量的氘元素。
2.根据权利要求1所述的方法，其中，形成所述功能层包括：
形成沟道孔，所述沟道孔延伸穿过所述堆叠体结构；
在所述沟道孔的侧壁上形成阻挡层；
在所述阻挡层的表面上形成电荷捕获层；以及
在所述电荷捕获层的表面上形成隧穿层。
3.根据权利要求2所述的方法，其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的至少一者包括具有氘元素的复合物。
4.根据权利要求2所述的方法，其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括一定数目的氘元素。
5.根据权利要求4所述的方法，其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括具有氘元素的复合物。
6.根据权利要求2所述的方法，其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道不包括具有结合到缺陷状态的氢元素的复合物。
7.根据权利要求2所述的方法，其中，形成所述阻挡层、形成所述电荷捕获层、形成所述隧穿层或形成所述半导体沟道包括：
使用包括氘元素的气体源。
8.根据权利要求2所述的方法，其中，形成所述阻挡层、形成所述电荷捕获层、形成所述隧穿层和形成所述半导体沟道均包括：
使用包括氘元素的气体源。
9.根据权利要求2所述的方法，还包括：
将氘元素传输到所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的所述至少一者。
10.根据权利要求9所述的方法，其中，将氘元素传输到所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的所述至少一者包括：
通过离子注入和/或扩散传输氘元素。
11.根据权利要求2所述的方法，其中，形成所述堆叠体结构还包括：
形成交替堆叠的第一电介质层和第二电介质层；
通过蚀刻去除所述第二电介质层以形成腔；
通过所述腔将一定数量的氘元素传输到所述阻挡层；
通过扩散将所述一定数量的氘元素的部分传输到所述电荷捕获层、所述隧穿层和所述半导体沟道；以及
在所述腔中沉积导电层。
12.根据权利要求11所述的方法，其中：
形成延伸穿过所述堆叠体结构并分隔多个存储单元的栅极线缝隙结构，并且所述第一电介质层的相对于所述半导体沟道靠近所述栅极线缝隙结构的部分包括具有氘元素的复合物。
13.根据权利要求1所述的方法，还包括：
在形成所述堆叠体结构之后，将一定数量的氘元素传输至所述堆叠体结构的区域。
14.根据权利要求2所述的方法，还包括：
在形成所述半导体沟道之后，通过所述沟道孔的开口将氘元素传输至所述半导体沟道、所述隧穿层、所述电荷捕获层和所述阻挡层中的至少一者；以及
通过电介质材料填充所述沟道孔的所述开口。
15.一种三维(3D)存储器件，包括：
衬底；
导体/绝缘体堆叠体，所述导体/绝缘体堆叠体形成在所述衬底之上；
半导体沟道，所述半导体沟道延伸穿过所述导体/绝缘体堆叠体；以及
功能层，所述功能层延伸穿过所述导体/绝缘体堆叠体并形成在所述半导体沟道和所述导体/绝缘体堆叠体之间，所述功能层包括阻挡层、电荷捕获层和隧穿层，
其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的至少一者包括一定量的氘元素。
16.根据权利要求15所述的3D存储器件，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的所述至少一者包括具有氘元素的复合物。
17.根据权利要求15所述的3D存储器件，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括一定数目的氘元素。
18.根据权利要求17所述的3D存储器件，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括具有氘元素的复合物。
19.根据权利要求15所述的3D存储器件，其中：
所述功能层和所述半导体沟道不包括具有结合到缺陷状态的氢元素的复合物。
20.根据权利要求15所述的3D存储器件，还包括：
栅极线缝隙结构，所述栅极线缝隙结构延伸穿过所述导体/绝缘体堆叠体以分隔多个存储单元。
21.根据权利要求20所述的3D存储器件，其中：
所述导体/绝缘体堆叠体包括交替堆叠的导电层和电介质层，并且所述电介质层的相对于所述半导体沟道靠近所述栅极线缝隙结构的部分包括具有氘元素的复合物。
22.根据权利要求15所述的3D存储器件，其中：
所述导体/绝缘体堆叠体包括阶梯结构。
23.根据权利要求15所述的3D存储器件，还包括：
半导体层，所述半导体层形成在所述衬底和所述导体/绝缘体堆叠体之间并连接到所述半导体沟道。
24.一种存储装置，包括：
用于接收输入的输入/输出(I/O)组件；
用于缓冲信号的缓冲器；
用于实施操作的控制器；以及
三维(3D)存储器件，所述3D存储器件包括：
衬底；
导体/绝缘体堆叠体，所述导体/绝缘体堆叠体形成在所述衬底之上；
半导体沟道，所述半导体沟道延伸穿过所述导体/绝缘体堆叠体；以及
功能层，所述功能层延伸穿过所述导体/绝缘体堆叠体并形成在所述半导体沟道和所述导体/绝缘体堆叠体之间，所述功能层包括阻挡层、电荷捕获层和隧穿层，
其中，所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的至少一者包括一定量的氘元素。
25.根据权利要求24所述的存储装置，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道中的所述至少一者包括具有氘元素的复合物。
26.根据权利要求24所述的存储装置，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括一定数目的氘元素。
27.根据权利要求26所述的存储装置，其中：
所述阻挡层、所述电荷捕获层、所述隧穿层和所述半导体沟道均包括具有氘元素的复合物。
28.根据权利要求24所述的存储装置，其中：
所述功能层和所述半导体沟道不包括具有结合到缺陷状态的氢元素的复合物。
29.根据权利要求24所述的存储装置，还包括：
栅极线缝隙结构，所述栅极线缝隙结构延伸穿过所述导体/绝缘体堆叠体以分隔多个存储单元。
30.根据权利要求29所述的存储装置，其中：
所述导体/绝缘体堆叠体包括交替堆叠的导电层和电介质层，并且所述电介质层的相对于所述半导体沟道靠近所述栅极线缝隙结构的部分包括具有氘元素的复合物。
CN202180003833.1A 2021-11-03 2021-11-03 用于增强可靠性的三维存储器件和制造方法 Pending CN114207822A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/128315 WO2023077288A1 (en) 2021-11-03 2021-11-03 Three-dimensional memory device and fabrication method for enhanced reliability

Publications (1)

Publication Number Publication Date
CN114207822A true CN114207822A (zh) 2022-03-18

Family

ID=80659076

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180003833.1A Pending CN114207822A (zh) 2021-11-03 2021-11-03 用于增强可靠性的三维存储器件和制造方法

Country Status (3)

Country Link
US (1) US20230139782A1 (zh)
CN (1) CN114207822A (zh)
WO (1) WO2023077288A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4253272B2 (ja) * 2004-05-27 2009-04-08 株式会社東芝 メモリカード、半導体装置、及び半導体メモリの制御方法
US20160118391A1 (en) * 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure
US9780108B2 (en) * 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
CN110832631A (zh) * 2019-10-12 2020-02-21 长江存储科技有限责任公司 用于检测深度特征中的缺陷的方法
US11587789B2 (en) * 2020-03-06 2023-02-21 Applied Materials, Inc. System and method for radical and thermal processing of substrates
US11362142B2 (en) * 2020-05-18 2022-06-14 Micron Technology, Inc. Electronic apparatus with tiered stacks having conductive structures isolated by trenches, and related electronic systems and methods
WO2022006715A1 (en) * 2020-07-06 2022-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof

Also Published As

Publication number Publication date
US20230139782A1 (en) 2023-05-04
WO2023077288A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
US11195857B2 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
TWI756787B (zh) 立體記憶體元件及其製造方法
JP2022521618A (ja) 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
CN112689897B (zh) 三维存储器件的接触焊盘及其制造方法
CN112740403B (zh) 三维存储器器件的接触焊盘及其制造方法
WO2023077336A1 (en) Three dimensional (3d) memory device and fabrication method using self-aligned multiple patterning and airgaps
CN112655090B (zh) 三维存储器器件的接触焊盘及其制造方法
US20230139782A1 (en) Three-dimensional memory device and fabrication method for enhanced reliability
CN114175253B (zh) 三维存储装置及其制造方法
US20230402425A1 (en) Three-dimensional memory device and fabrication method
US12033966B2 (en) Contact pads of three-dimensional memory device and fabrication method thereof
US20240038668A1 (en) Semiconductor fabrication method with improved deposition quality and semiconductor structure thereof
KR20230143182A (ko) 반도체 장치용 패드 구조
WO2021194537A1 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN117939892A (zh) 三维nand存储器器件及制造方法
CN118234236A (zh) 三维（3d）存储装置及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination