JP2023135385A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体層内に高濃度不純物層を好適に形成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１膜内にホールを形成し、前記ホール内における前記第１膜の側面に半導体層を形成することを含む。前記方法はさらに、前記半導体層の第１領域の側面に第２膜を形成し、前記半導体層における前記第１領域の上方の第２領域の側面に第３膜を形成し、前記第３膜の形成後に、前記第２膜を除去して、前記半導体層の前記第１領域の側面を露出させることを含む。前記方法はさらに、前記第２膜の除去後に、前記半導体層の前記第１領域の側面に、複数の第１原子を含む第４膜を形成し、前記第４膜内の前記第１原子を、前記半導体層の前記第１領域内に拡散させることを含む。
【選択図】図２２

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

３次元メモリでは、メモリホールの底部付近のチャネル半導体層内に、急峻な濃度勾配を有する高濃度不純物層を形成する場合がある。これにより、３次元メモリの記憶データを消去するためのＧＩＤＬ（Gate Induced Drain Leakage）を効率よく発生させることが可能となる。しかしながら、メモリホールが高アスペクト比を有する場合には、このような高濃度不純物層を形成することが困難となる。

特開２０２１－１３６３４６号公報 特開２０２０－１９４８２７号公報 米国特許第８８４６５０８号公報

半導体層内に高濃度不純物層を好適に形成することが可能な半導体装置およびその製造方法を提供する。

一の実施形態によれば、半導体装置の製造方法は、第１膜内にホールを形成し、前記ホール内における前記第１膜の側面に半導体層を形成することを含む。前記方法はさらに、前記半導体層の第１領域の側面に第２膜を形成し、前記半導体層における前記第１領域の上方の第２領域の側面に第３膜を形成し、前記第３膜の形成後に、前記第２膜を除去して、前記半導体層の前記第１領域の側面を露出させることを含む。前記方法はさらに、前記第２膜の除去後に、前記半導体層の前記第１領域の側面に、複数の第１原子を含む第４膜を形成し、前記第４膜内の前記第１原子を、前記半導体層の前記第１領域内に拡散させることを含む。

第１実施形態の半導体装置の構造を示す斜視図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(7/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(9/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(10/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(11/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(12/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(13/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(14/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(15/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(16/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(17/18)である。 第１実施形態の半導体装置の製造方法を示す断面図(18/18)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/2)である。 第１実施形態の半導体装置の製造方法のさらなる詳細を示す断面図である。

以下、本発明の実施形態を、図面を参照して説明する。図１～図２４において、同一の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１および図２はそれぞれ、第１実施形態の半導体装置の構造を示す斜視図および断面図である。本実施形態の半導体装置は例えば、ＮＡＮＤ型フラッシュメモリなどの３次元メモリを備えている。図１および図２は、この３次元メモリ内のメモリセルアレイ１を示している。

本実施形態の半導体装置は、基板１１と、絶縁膜１２と、ソース層１３と、絶縁膜１４と、ゲート層１５と、積層膜１６と、素子分離部１７と、絶縁膜１８と、配線部１９と、複数の柱状部ＣＬと、複数のコンタクトプラグＣ１と、複数のビアプラグＶ１などを備えている（図１および図２）。積層膜１６は、複数の絶縁膜２１と、複数の電極層２２とを含んでいる。各柱状部ＣＬは、メモリ絶縁膜３１と、チャネル半導体層３２と、コア絶縁膜３３とを含んでいる。

図２に示すように、ソース層１３は、半導体層１３ａと、半導体層１３ｂと、半導体層１３ｃとを含んでいる。素子分離部１７は、絶縁膜１７ａを含んでいる。配線部１９は、絶縁膜１９ａと、配線層１９ｂとを含んでいる。各柱状部ＣＬ内のチャネル半導体層３２は、下部層３２ａと、上部層３２ｂとを含んでいる。

図１はさらに、ソース線ＳＬと、複数のビット線ＢＬとを示している。図１はさらに、積層膜１６内にて複数のメモリセルＭＣと、複数のソース側選択トランジスタＳＴＳと、複数のドレイン側選択トランジスタＳＴＤとが設けられている範囲を示している。図２はさらに、積層膜１６内に含まれる複数のワード線ＷＬと、１本以上のソース側選択ゲートＳＧＳと、１本以上のドレイン側選択ゲートＳＧＤとを示している。図１および図２に示すように、ソース線ＳＬは、ソース層１３により形成されており、ワード線ＷＬ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤは、電極層２２により形成されている。

以下、本実施形態の半導体装置の構造を、主に図２を参照して説明する。この説明の中で、図１も適宜参照する。

基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図２は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。

絶縁膜１２、ソース層１３、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８は、基板１１上に順に設けられている。素子分離部１７、配線部１９、および各柱状部ＣＬは、ソース層１３、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８内に設けられている。ソース層１３、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８は、第１膜の例である。

ソース層１３は、基板１１上に絶縁膜１２を介して順に設けられた半導体層１３ａ～１３ｃを含んでいる。半導体層１３ａ～１３ｃは例えば、ポリシリコン層である。半導体層１３ａ～１３ｃは、ｎ型またはｐ型不純物原子を含んでいてもよいし、含んでいなくてもよい。半導体層１３ａ～１３ｃは例えば、Ｐ（リン）原子またはＡｓ（ヒ素）原子を含むｎ型半導体層である。ソース層１３は、第１電極層の例である。

ゲート層１５は、ソース層１３上に絶縁膜１４を介して設けられている。ゲート層１５は例えば、半導体層または金属層である。

積層膜１６は、ゲート層１５上に交互に設けられた複数の絶縁膜２１および複数の電極層２２を含んでいる。これらの電極層２２は、Ｚ方向に互いに離間されている。各電極層２２は例えば、Ｔｉ（チタン）層またはＴｉＮ膜（チタン窒化膜）などのバリアメタル層と、Ｗ（タングステン）層またはＭｏ（モリブデン）層などの電極材層とを含む金属層である。各電極層２２は、第２電極層の例である。一方、各絶縁膜２１は例えば、ＳｉＯ_２膜（シリコン酸化膜）である。積層膜１６は、ゲート層１５と絶縁膜１８との間に設けられている。

素子分離部１７は、半導体層１３ｃ、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８内に設けられた絶縁膜１７ａを含んでいる。素子分離部１７は、図１に示すように、Ｘ方向に延びる板状の形状を有している。素子分離部１７は、積層膜１６およびゲート層１５を複数のブロック（またはフィンガー）に分離している。

配線部１９は、半導体層１３ａ～１３ｃ、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８内に順に設けられた絶縁膜１９ａおよび配線層１９ｂを含んでいる。配線部１９は、素子分離部１７と同様に、Ｘ方向に延びる板状の形状を有している。配線部１９は、積層膜１６およびゲート層１５を複数のブロック（またはフィンガー）に分離している。配線層１９ｂは例えば、半導体層または金属層である。配線層１９ｂは、絶縁膜１９ａにより各電極層２２およびゲート層１５と電気的に絶縁されており、かつ、配線部１９の下端付近でソース層１３と電気的に接続されている。

各柱状部ＣＬは、半導体層１３ａ～１３ｃ、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８内に順に設けられたメモリ絶縁膜３１、チャネル半導体層３２、およびコア絶縁膜３３を含んでいる。図１は、平面視で２次元アレイ状に配置された複数の柱状部ＣＬを示している。各柱状部ＣＬは、Ｚ方向に延びる柱状の形状を有している。各柱状部ＣＬの平面形状は、例えば円である。

メモリ絶縁膜３１は、後述するブロック絶縁膜、電荷蓄積層、およびトンネル絶縁膜を含んでいる。ブロック絶縁膜は例えば、ＳｉＯ_２膜である。電荷蓄積層は例えば、ＳｉＮ膜（シリコン窒化膜）である。電荷蓄積層は、信号電荷を蓄積することが可能である。トンネル絶縁膜は例えば、ＳｉＯ_２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。メモリ絶縁膜３１は、Ｚ方向に延びる管状の形状を有しており、内周側の側面と外周側の側面とを有している。

チャネル半導体層３２は例えば、ポリシリコン層である。本実施形態のチャネル半導体層３２は、ｎ型またはｐ型不純物原子を含んでおり、例えばＰ原子を含んでいる。チャネル半導体層３２内のＰ原子は、第１原子の例である。チャネル半導体層３２は、Ｚ方向に延びる管状の形状を有しており、内周側の側面と外周側の側面とを有している。

コア絶縁膜３３は例えば、ＳｉＯ_２膜である。コア絶縁膜３３は、Ｚ方向に延びる柱状の形状を有しており、チャネル半導体層３２と接する側面を有している。

各柱状部ＣＬ内のチャネル半導体層３２は、各柱状部ＣＬの側面で半導体層１３ｂと接しており、その結果、ソース層１３（ソース線ＳＬ）と電気的に接続されている。各柱状部ＣＬ内のチャネル半導体層３２はさらに、１本のコンタクトプラグＣ１と１本のビアプラグＶ１とを介して、対応するビット線ＢＬと電気的に接続されている（図１）。

各柱状部ＣＬ内のチャネル半導体層３２は、各柱状部ＣＬの下端付近に設けられた下部層３２ａと、下部層３２ａの上方に設けられた上部層３２ｂとを含んでいる。本実施形態では、下部層３２ａが、高濃度のＰ原子を含む高濃度不純物層となっており、上部層３２ｂが、低濃度のＰ原子を含む低濃度不純物層となっている。よって、上部層３２ｂ内のＰ原子濃度は、下部層３２ａ内のＰ原子濃度より低くなっている。下部層３２ａ内のＰ原子濃度は、例えば１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である。上部層３２ｂ内のＰ原子濃度は、例えば１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。下部層３２ａおよび上部層３２ｂはそれぞれ、第１および第２部分の例である。下部層３２ａおよび上部層３２ｂ内のＰ原子濃度はそれぞれ、第１および第２濃度の例である。下部層３２ａおよび上部層３２ｂのさらなる詳細については、後述する。

図３は、第１実施形態の半導体装置の構造を示す拡大断面図である。

図３(ａ)は、図２に示す領域Ａを拡大して示している。上述したように、各柱状部ＣＬ内のメモリ絶縁膜３１は、ブロック絶縁膜３１ａと、電荷蓄積層３１ｂと、トンネル絶縁膜３１ｃとを含んでいる。

図３(ｂ)は、図２に示す領域Ｂを拡大して示している。上述したように、各柱状部ＣＬ内のチャネル半導体層３２は、各柱状部ＣＬの下端付近に設けられた下部層３２ａと、下部層３２ａの上方に設けられた上部層３２ｂとを含んでいる。下部層３２ａは、ソース層１３等と同じ高さに設けられており、上部層３２ｂは、積層膜１６等と同じ高さに設けられている。

チャネル半導体層３２は、図３(ｂ)に示すように、ソース層１３との接続部ＣＯＮを有している。チャネル半導体層３２は、接続部ＣＯＮにてソース層１３と接している。接続部ＣＯＮは、下部層３２ａの側方において、チャネル半導体層３２の外周側の側面付近に位置している。接続部ＣＯＮは、第３部分の例である。

本実施形態の下部層３２ａ内のＰ原子は、後述するように、下部層３２ａの内周側の側面から下部層３２ａ内に導入される。そのため、本実施形態のＰ原子濃度は、下部層３２ａの内周側の側面付近で高くなっており、下部層３２ａの外周側の側面付近で低くなっている。その結果、接続部ＣＯＮ内のＰ原子濃度は、下部層３２ａ内のその他の部分のＰ原子濃度より低くなっている。接続部ＣＯＮ内のＰ原子濃度は、第３濃度の例である。

本実施形態のチャネル半導体層３２は、下部層３２ａと上部層３２ｂとの間に、Ｐ原子の急峻な濃度勾配を有している。これにより、３次元メモリの記憶データを消去するためのＧＩＤＬを効率よく発生させることが可能となる。本実施形態の３次元メモリの消去動作は、このＧＩＤＬを用いて行われる。なお、チャネル半導体層３２は、Ｐ原子以外の不純物原子（例えばＡｓ原子）を含んでいてもよい。

本実施形態の半導体装置は、後述する図４～図２４に示す方法により製造される。この方法によれば、柱状部ＣＬ用のメモリホールが高アスペクト比を有する場合でも、Ｐ原子の急峻な濃度勾配を有するチャネル半導体層３２を容易に形成することが可能となる。

図４～図２１は、第１実施形態の半導体装置の製造方法を示す断面図である。

まず、基板１１上に、絶縁膜１２、半導体層１３ａ、保護膜４１、犠牲層４２、保護膜４３、半導体層１３ｃ、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８を順に形成する（図４）。積層膜１６は、複数の絶縁膜２１および複数の犠牲層４４を交互に含むように形成される。半導体層１３ａ、保護膜４１、犠牲層４２、保護膜４３、半導体層１３ｃ、絶縁膜１４、ゲート層１５、積層膜１６、および絶縁膜１８は、第１膜の例である。犠牲層４２は、第１層の例である。各犠牲層４４は、第２層の例である。

半導体層１３ａは例えば、Ｐ原子を含むｎ型ポリシリコン層である。保護膜４１は例えば、ＳｉＯ_２膜である。犠牲層４２は例えば、ＳｉＮ膜である。保護膜４３は例えば、ＳｉＯ_２膜である。半導体層１３ｃは例えば、アンドープのポリシリコン層、またはＰ原子を含むｎ型ポリシリコン層である。絶縁膜１４は例えば、ＳｉＯ_２膜である。ゲート層１５は例えば、半導体層または金属層である。各絶縁膜２１は例えば、ＳｉＯ_２膜である。各犠牲層４４は例えば、ＳｉＮ膜である。絶縁膜１８は例えば、ＳｉＯ_２膜である。半導体層１３ａ、犠牲層４２、半導体層１３ｃ、ゲート層１５の厚さは、例えばそれぞれ約２００ｎｍ、約３０ｎｍ、約３０ｎｍ、約２００ｎｍである。

次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、絶縁膜１８、積層膜１６、ゲート層１５、絶縁膜１４、半導体層１３ｃ、保護膜４３、犠牲層４２、保護膜４１、および半導体層１３ａ内に、複数のメモリホールＭＨを形成する（図５）。図５は、これらのメモリホールＭＨのうちの１つを例示している。これらのメモリホールＭＨを形成する際、積層膜１６は例えば、ＣＦ系ガスを用いてエッチングされる（Ｃは炭素、Ｆはフッ素を表す）。

次に、基板１１の全面に、ブロック絶縁膜３１ａ、電荷蓄積層３１ｂ、トンネル絶縁膜３１ｃ、およびチャネル半導体層３２を順に形成する（図６）。その結果、ブロック絶縁膜３１ａ、電荷蓄積層３１ｂ、トンネル絶縁膜３１ｃ、およびチャネル半導体層３２が、各メモリホールＭＨ内における絶縁膜１８、積層膜１６、ゲート層１５、絶縁膜１４、半導体層１３ｃ、保護膜４３、犠牲層４２、保護膜４１、および半導体層１３ａの側面および上面にコンフォーマルに形成される。図６に示す工程で形成されるチャネル半導体層３２は例えば、意図的にドープされたｎ型またはｐ型不純物原子を含まないアンドープのポリシリコン層である。

次に、チャネル半導体層３２の一部の領域内に、ｎ型またはｐ型不純物原子を選択的に導入する（図７）。図７は、チャネル半導体層３２内の下部領域Ｒａおよび上部領域Ｒｂを示している。下部領域Ｒａは、各メモリホールＭＨの底面付近に位置しており、上部領域Ｒｂは、下部領域Ｒａの上方に位置している。図７に示す工程では、ｎ型またはｐ型不純物原子が、下部領域Ｒａおよび上部領域Ｒｂのうちの下部領域Ｒａ内に選択的に導入される。下部領域Ｒａおよび上部領域Ｒａはそれぞれ、第１および第２領域の例である。図７に示す工程で導入される不純物原子は、例えばＰ原子である。

本実施形態では、Ｐ原子の選択的導入により、多くのＰ原子が下部領域Ｒａ内に導入され、上部領域Ｒｂ内にはＰ原子がほとんど導入されない。その結果、高濃度不純物層である下部層３２ａが、下部領域Ｒａ内に形成され、低濃度不純物層である上部層３２ｂが、上部領域Ｒｂ内に形成される。上部層３２ｂ内のＰ原子濃度は、下部層３２ａ内のＰ原子濃度より低くなる。下部層３２ａ内のＰ原子濃度は、例えば１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である。上部層３２ｂ内のＰ原子濃度は、例えば１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。下部層３２ａおよび上部層３２ｂはそれぞれ、第１および第２部分の例である。下部層３２ａおよび上部層３２ｂ内のＰ原子濃度はそれぞれ、第１および第２濃度の例である。下部層３２ａは、各メモリホールＭＨの底面および側面に形成され、上部層３２ｂは、各メモリホールＭＨの側面において下部層３２ａの上方に形成される。

なお、上部層３２ｂ内のＰ原子は、図７に示す工程で上部層３２ｂ内に導入されてもよいし、その他の工程で上部層３２ｂ内に導入されてもよい。また、図７に示す工程では、上部領域Ｒｂ内にＰ原子が少しだけ導入されてもよいし、上部領域Ｒｂ内にＰ原子がまったく導入されなくてもよい。図７に示す工程のさらなる詳細については、図２２～図２３を参照して後述する。

次に、基板１１の全面にコア絶縁膜３３を形成する（図８）。その結果、コア絶縁膜３３が、各メモリホールＭＨ内でチャネル半導体層３２の側面および上面に形成され、各メモリホールＭＨ内の空間が、コア絶縁膜３３により埋め込まれる。

次に、コア絶縁膜３３をエッチバックする（図９）。その結果、メモリホールＭＨ外のコア絶縁膜３３が除去され、チャネル半導体層３２が再び露出する。

次に、メモリホールＭＨ外のチャネル半導体層３２およびメモリ絶縁膜３１を除去した後、メモリ絶縁膜３１、チャネル半導体層３２、およびコア絶縁膜３３上に、キャップ膜４５を形成する（図１０）。その結果、各メモリホールＭＨ内に形成された柱状部ＣＬが、キャップ膜４５により覆われる。

次に、キャップ膜４５の上面をＲＩＥにより加工する（図１１）。その結果、キャップ膜４５が、個々の柱状部ＣＬ上に残存するように複数の部分に分断され、絶縁膜１８の上面が再び露出する。

次に、キャップ膜４５上や、既存の絶縁膜１８上に、追加の絶縁膜１８を形成する（図１２）。その結果、各柱状部ＣＬが、キャップ膜４５を介して、追加の絶縁膜１８により覆われる。追加の絶縁膜１８は例えば、ＳｉＯ_２膜である。

次に、リソグラフィおよびＲＩＥにより、絶縁膜１８、積層膜１６、ゲート層１５、絶縁膜１４、半導体層１３ｃ、保護膜４３、犠牲層４２、保護膜４１、および半導体層１３ａ内に、複数のスリットＳＴ１を形成する（図１３）。図１３は、これらのスリットＳＴ１のうちの１つを例示している。これらのスリットＳＴ１は、Ｘ方向に延びる形状を有するように形成される。

次に、各スリットＳＴ１の側面および底面に絶縁膜１９ａを形成し、各スリットＳＴ１の底面から絶縁膜１９ａを除去し、その後に各スリットＳＴ１内に配線層１９ｂを形成する（図１４）。その結果、各スリットＳＴ１内に配線部１９が形成される。

次に、各配線部１９および絶縁膜１８上に絶縁膜４６を形成する（図１４）。絶縁膜４６は例えば、ＳｉＯ_２膜である。

次に、リソグラフィおよびＲＩＥにより、絶縁膜４６、絶縁膜１８、積層膜１６、ゲート層１５、絶縁膜１４、半導体層１３ｃ、および保護膜４３内に、複数のスリットＳＴ２を形成する（図１５）。図１５は、これらのスリットＳＴ２のうちの１つを例示している。これらのスリットＳＴ２は、Ｘ方向に延びる形状を有するように形成される。

次に、各スリットＳＴ２の側面および底面に絶縁膜４７を形成し、各スリットＳＴ２の底面から絶縁膜４７を除去し、その後に各スリットＳＴ２の底面に露出した犠牲層４２をエッチングする（図１５）。絶縁膜４７は例えば、ＳｉＮ膜である。

次に、各スリットＳＴ２からのウェットエッチングにより、犠牲層４２を除去する（図１６）。その結果、保護膜４１と保護膜４３との間に、空洞Ｈ１が形成される。犠牲層４２がＳｉＮ膜である場合には、ウェットエッチングは例えば、熱リン酸を用いて行われる。

次に、各スリットＳＴ２や空洞Ｈ１からの等方性エッチングにより、各柱状部ＣＬ内のメモリ絶縁膜３１の一部が除去される（図１７）。具体的には、メモリ絶縁膜３１における空洞Ｈ１に露出した部分が除去される。その結果、各柱状部ＣＬ内のチャネル半導体層３２（下部層３２ａ）の外周側の側面が、空洞Ｈ１に露出する。図１７に示す工程ではさらに、保護膜４１、４３が除去される。等方性エッチングは例えば、ＣＤＥ（Chemical Dry Etching）により行われる。

なお、本実施形態の電荷蓄積層３１ｂと絶縁膜４７は、いずれもＳｉＮ膜である。しかしながら、絶縁膜４７は電荷蓄積層３１ｂに比べて厚いため、図１７に示す工程は、絶縁膜４７を残存させつつ、空洞Ｈ１に露出した電荷蓄積層３１ｂを除去することができる。

次に、半導体層１３ａ、１３ｃからのエピタキシャル成長により、空洞Ｈ１内に半導体層１３ｂを形成する（図１８）。その結果、絶縁膜１２と絶縁膜１４との間にソース層１３が形成される。このようにして、犠牲層４２が半導体層１３ｂに置換される。半導体層１３ｂは例えば、Ｐ原子を含むポリシリコン層である。半導体層１３ｂは例えば、シリコンを含むガスを各スリットＳＴ２から空洞Ｈ１内に供給することで形成される。

各柱状部ＣＬ内のチャネル半導体層３２は、空洞Ｈ１に露出したチャネル半導体層３２の外周側の側面で、半導体層１３ｂと接することとなる。具体的には、各柱状部ＣＬ内のチャネル半導体層３２は、図３(ｂ)に示す接続部ＣＯＮで、半導体層１３ｂと接することとなる。これにより、各柱状部ＣＬ内のチャネル半導体層３２が、ソース層１３と電気的に接続される。接続部ＣＯＮは、第３部分の例である。

次に、絶縁膜４７を除去して積層膜１６を露出させた後、積層膜１６から各犠牲層４４を除去する（図１９）。その結果、積層膜１６内に複数の空洞Ｈ２が形成される。図１９に示す工程では、絶縁膜４７および各犠牲層４４が、各スリットＳＴ２に供給されたエッチングガスまたはエッチング液（例えば熱リン酸溶液）により除去される。

次に、各スリットＳＴ２からこれらの空洞Ｈ２内に複数の電極層２２を埋め込む（図２０）。その結果、複数の絶縁膜２１と複数の電極層２２とを交互に含む積層膜１６が形成される。このようにして、複数の犠牲層４３が複数の電極層２２に置換される。これらの電極層２２は例えば、各スリットＳＴ２からソースガスを供給するＣＶＤ（Chemical Vapor Deposition）により形成される。

次に、各スリットＳＴ２内に絶縁膜１７ａを埋め込む（図２１）。その結果、各スリットＳＴ２内に素子分離部１７が形成される。

その後、基板１１の上方に、複数のコンタクトプラグＣ１、複数のビアプラグＶ１、複数のビット線ＢＬなどを形成する（図１を参照）。このようにして、本実施形態の半導体装置が製造される。

図２２および図２３は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。図２２および図２３は、図７に示す工程の詳細を示している。

図２２(ａ)は、図７に示す工程を開始する直前のメモリホールＭＨを示している。具体的には、図２２(ａ)は、積層膜１６内などに形成されたメモリホールＭＨと、メモリホールＭＨの側面および底面に順に形成されたメモリ絶縁膜３１およびチャネル半導体層３２とを示している。図２２(ａ)に示すチャネル半導体層３２は例えば、意図的にドープされたｎ型またはｐ型不純物原子を含まないアンドープのポリシリコン層である。なお、後述する図２２(ｂ)～図２３(ｄ)では、積層膜１６の図示を省略する。

まず、メモリホールＭＨ内に有機膜５１を形成する（図２２(ｂ)）。本実施形態の有機膜５１は、メモリホールＭＨ内の空間全体を埋め込まないように、メモリホールＭＨの底面付近のみに形成される。その結果、有機膜５１が、チャネル半導体層３２の下部領域Ｒａの側面および上面に接するように形成され、チャネル半導体層３２の上部領域Ｒｂの側面には形成されない。有機膜５１は、第２膜の例である。

有機膜５１は例えば、液体状のレジスト材の塗布により形成されるレジスト膜である。レジスト材の塗布は、例えばスピンコートにより行われる。レジスト膜は、レジスト材をベークにより固化させることで形成されてもよいし、レジスト材が自然乾燥により固化することで形成されてもよい。有機膜５１が形成される位置は例えば、有機膜５１内の樹脂の濃度を調整することで制御される。例えば、レジスト材の塗布前にレジスト材内の樹脂の濃度を増加または減少させることで、レジスト材から形成されるレジスト膜の上面の高さを上昇または下降させることができる。これにより、下部領域Ｒａとなる範囲を広げることや狭めることが可能となる。

なお、有機膜５１の形成前に、チャネル半導体層３２の表面に形成された自然酸化膜を除去してもよい。自然酸化膜は例えば、希フッ酸（ＨＦ）水溶液を用いて除去される。

次に、チャネル半導体層３２の表面に化学酸化膜５２を形成する（図２２(ｃ)）。図２２(ｃ)に示す工程を行う際には、チャネル半導体層３２の下部領域Ｒａの側面および上面は、有機膜５１により覆われているが、チャネル半導体層３２の上部領域Ｒｂの側面は、有機膜５１により覆われていない。よって、化学酸化膜５２は、上部領域Ｒｂの側面に接するように形成されるが、下部領域Ｒａの側面および上面には形成されない。化学酸化膜５２は、第３膜の例である。

化学酸化膜５２は、例えばＳｉＯ_２膜である。化学酸化膜５２は、薬液を用いることでチャネル半導体層３２の表面に形成される。これにより、基板１１を反応炉内に入れずに酸化膜（化学酸化膜５２）を形成することが可能となり、有機膜５１が熱によりダメージを受けることを抑制することが可能となる。薬液は例えば、濃度０．１％以上の過酸化水素水（Ｈ_２Ｏ_２）である。この場合、化学酸化膜５２は、基板１１を過酸化水素水中に１０分ほど浸漬するバッチ処理により形成可能である。

図２２(ｃ)に示す工程では、化学酸化膜５２の代わりに、ＳＯＧ（Spin on Glass）膜を形成してもよい。ＳＯＧ膜は、塗布により形成されるＳｉＯ_２膜である。この場合にも、基板１１を反応炉内に入れずに酸化膜（ＳＯＧ膜）を形成することが可能となり、有機膜５１が熱によりダメージを受けることを抑制することが可能となる。

次に、メモリホールＭＨから有機膜５１を除去する（図２３(ａ)）。その結果、下部領域Ｒａの側面および上面が、メモリホールＭＨ内に再び露出する。有機膜５１は例えば、シンナーを用いて枚葉式で除去される。本実施形態の有機膜５１は、上部領域Ｒｂの側面に化学酸化膜５２が残存するように、下部領域Ｒａの側面および上面から除去される。

次に、メモリホールＭＨ内にドーパント膜５３を形成する（図２３(ｂ)）。本実施形態のドーパント膜５３は、多数のｎ型またはｐ型不純物原子を高濃度に含んでいる。これらの不純物原子は、例えばＰ原子である。ドーパント膜５３は第４膜の例であり、これらの不純物原子は第１原子の例である。

ドーパント膜５３は例えば、スピンコートにより形成され、Ｐ原子を含むＰ含有被膜である。Ｐ含有被膜は、導体膜、半導体膜、絶縁膜のいずれでもよい。Ｐ含有被膜の例は、Ｐ原子を含むＳＯＧ膜である。本実施形態のＰ含有被膜は、ドーパント膜５３の材料となる液体の塗布により、メモリホールＭＨ内にコンフォーマルに形成される。本実施形態によれば、ドーパント膜５３をＰ含有被膜とすることで、メモリホールＭＨのアスペクト比が高くても、安定性の良いドーパント膜５３を形成することが可能となる。図２３(ｂ)に示す工程では、ドーパント膜５３が、下部領域Ｒａの側面および上面に直接接するように形成され、上部領域Ｒｂの側面に化学酸化膜５２を介して形成される。

次に、ドーパント膜５３等の熱処理を行う（図２３(ｃ)）。これにより、ドーパント膜５３内のＰ原子を、チャネル半導体層３２内に拡散させることができる。この際、化学酸化膜５２は、ドーパント膜５３内のＰ原子が化学酸化膜５２を介してチャネル半導体層３２内に拡散することを抑制する作用を有する。よって、多くのＰ原子が下部領域Ｒａ内に拡散し、上部領域Ｒｂ内にはＰ原子がほとんど拡散しない。その結果、高濃度不純物層である下部層３２ａが、下部領域Ｒａ内に形成され、低濃度不純物層である上部層３２ｂが、上部領域Ｒｂ内に形成される。上部層３２ｂ内のＰ原子濃度は、下部層３２ａ内のＰ原子濃度より低くなる。下部層３２ａ内のＰ原子濃度は、例えば１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上となる。上部層３２ｂ内のＰ原子濃度は、例えば１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下となる。

上記の熱処理は例えば、ＲＴＡ（Rapid Thermal Anneal）により、ドーパント膜５３を８５０℃以上で加熱するように行われる。本実施形態によれば、ドーパント膜５３をこのような高温で加熱することで、下部層３２ａ内のＰ原子濃度を十分に高くすることが可能となる。例えば、ドーパント膜５３を１０００℃以上で加熱することで、下部層３２ａ内のＰ原子濃度を１．０×１０^２０～１．０×１０^２１ａｔｏｍｓ／ｃｍ^３まで高めることが可能となる。

下部層３２ａ内のＰ原子は、ドーパント膜５３からの拡散により下部層３２ａ内に導入されるため、下部層３２ａの内周側の側面から下部層３２ａ内に導入される。そのため、本実施形態のＰ原子濃度は、下部層３２ａの内周側の側面付近で高くなり、下部層３２ａの外周側の側面付近で低くなる。その結果、接続部ＣＯＮ（図３(ｂ)を参照）内のＰ原子濃度は、下部層３２ａ内のその他の部分のＰ原子濃度より低くなる。

なお、上部層３２ｂ内のＰ原子は、図２３(ｃ)に示す工程でのドーパント膜５３からの拡散により上部層３２ｂ内に導入されてもよいし、その他の態様で上部層３２ｂ内に導入されてもよい。例えば、上部層３２ｂ内のＰ原子は、下部層３２ａからの拡散により上部層３２ｂ内に導入されてもよい。また、図２３(ｃ)に示す工程では、上部領域Ｒｂ内にＰ原子が少しだけ導入されてもよいし、上部領域Ｒｂ内にＰ原子がまったく導入されなくてもよい。別言すると、上部層３２ｂは、ｎ型またはｐ型半導体層でもよいし、中性半導体層でもよい。すなわち、上部層３２ｂ内のＰ原子濃度は、ゼロでもよいし、ゼロ以外の値でもよい。

次に、メモリホールＭＨから、化学酸化膜５２およびドーパント膜５３を除去する（図２３(ｄ)）。その結果、チャネル半導体層３２の側面および上面が、メモリホールＭＨ内に再び露出する。化学酸化膜５２およびドーパント膜５３は例えば、希フッ酸水溶液を用いて除去される。

ここで、化学酸化膜５２およびドーパント膜５３のさらなる詳細を説明する。

本実施形態の化学酸化膜５２は、ドーパント膜５３内のＰ原子が化学酸化膜５２を介してチャネル半導体層３２内に拡散することを抑制する作用を有する。一般に、化学酸化膜５２の例であるＳｉＯ_２膜は、Ｐ原子がＳｉＯ_２膜内を通過することを抑制することができる。よって、本実施形態によれば、上部領域Ｒｂとドーパント膜５３との間に介在する膜を化学酸化膜５２とすることで、ドーパント膜５３から上部領域ＲｂへのＰ原子の拡散を抑制することが可能となる。なお、上部領域Ｒｂとドーパント膜５３との間に介在する膜は、Ｐ原子の拡散を抑制することが可能であれば、化学酸化膜５２以外でもよい。ただし、この膜は、有機膜５１を除去するための物質（例えばシンナー）により除去されないまたは除去されにくいことが望ましい。

ドーパント膜５３の材料となる液体は、様々な物質を含んでいてもよい。この液体は例えば、不純物拡散成分と、アミン化合物と、有機溶剤とを含んでいてもよい。不純物拡散成分は、チャネル半導体層３２内にｎ型またはｐ型不純物原子を拡散させるための成分であり、例えば、リン（Ｐ）化合物、ヒ素（Ａｓ）化合物、またはボロン（Ｂ）化合物である。アミン化合物は例えば、第一級アミノ基、第二級アミノ基、および第三級アミノ基の少なくともいずれかを含む脂肪族アミン化合物である。有機溶剤は例えば、エステル類である。

図２４は、第１実施形態の半導体装置の製造方法のさらなる詳細を示す断面図である。

図２４(ａ)は、比較例の半導体装置におけるチャネル半導体層３２を示している。チャネル半導体層３２内の黒丸は、Ｐ（リン）原子を示しており、チャネル半導体層３２内の白丸は、Ｂ（ボロン）原子を示している。図２４(ａ)はさらに、チャネル半導体層３２の内周側の側面Ｓａと、チャネル半導体層３２の外周側の側面Ｓｂとを示している。

本比較例のチャネル半導体層３２は、下部層３２ａ内に高濃度にＰ原子を含んでおり、上部層３２ｂ内にＰ原子およびＢ原子を含んでいる。本比較例の下部層３２ａおよび上部層３２ｂは、下部領域Ｒａおよび上部領域Ｒｂ内にＰ原子を拡散させ、その後に上部領域Ｒｂ内にＢ原子を拡散させることで形成される。これにより、上部領域Ｒｂ内のＰ原子の作用をＢ原子により打ち消し、Ｐ原子の急峻な濃度勾配を実現している。しかしながら、本比較例では、チャネル半導体層３２にＰ原子だけでなくＢ原子を導入することが必要となる。

一方、図２４(ｂ)は、本実施形態の半導体装置におけるチャネル半導体層３２を示している。本実施形態では、上部領域Ｒｂを化学酸化膜５２で覆った状態で、ドーパント膜５３からチャネル半導体層３２内にＰ原子を拡散させる。これにより、下部層３２ａ内のＰ原子濃度と上部層３２ｂ内のＰ原子濃度との差が大きくなるように、Ｐ原子を拡散させることができる。よって、本実施形態によれば、チャネル半導体層３２内にＢ原子を導入せずに、Ｐ原子の急峻な濃度勾配を実現することが可能となる。

本実施形態の下部層３２ａ内のＰ原子は、ドーパント膜５３からの拡散により下部層３２ａ内に導入されるため、下部層３２ａの内周側の側面Ｓａから下部層３２ａ内に導入される。Ｐ原子の拡散量は例えば、ドーパント膜５３を厚くすることや、ＲＴＡ温度を高くすることで、増加させることが可能である。

以上のように、本実施形態のチャネル半導体層３２は、下部層３２ａと上部層３２ｂとの間に、Ｐ原子の急峻な濃度勾配を有している。よって、本実施形態によれば、半導体装置の動作に用いられるＧＩＤＬを効率よく発生させることが可能となる。これにより、ＧＩＤＬにより発生したホールがトラップされることや、ブースト時のカットオフ特性が劣化することを抑制することが可能となる。

さらに、本実施形態の下部層３２ａおよび上部層３２ｂは、上部領域Ｒｂを化学酸化膜５２で覆った状態で、ドーパント膜５３からチャネル半導体層３２内にＰ原子を拡散させることで形成される。よって、本実施形態によれば、チャネル半導体層３２内にＢ原子を導入せずに、Ｐ原子の急峻な濃度勾配を実現することが可能となる。さらには、不純物原子の導入に起因してチャネル半導体層３２に与えるダメージを低減しつつ、下部層３２ａおよび上部層３２ｂを形成することが可能となる。

このように、本実施形態によれば、チャネル半導体層３２内に好適に下部層３２ａおよび上部層３２ｂを形成することが可能となる。例えば、好適なドーパント膜５３を用いて下部層３２ａおよび上部層３２ｂを形成することで、メモリホールＭＨのアスペクト比が高くても好適な下部層３２ａおよび上部層３２ｂを形成することが可能となる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：メモリセルアレイ、１１：基板、１２：絶縁膜、１３：ソース層、
１３ａ：半導体層、１３ｂ：半導体層、１３ｃ：半導体層、１４：絶縁膜、
１５：ゲート層、１６：積層膜、１７：素子分離部、１７ａ：絶縁膜、
１８：絶縁膜、１９：配線部、１９ａ：絶縁膜、１９ｂ：配線層、
２１：絶縁膜、２２：電極層、３１：メモリ絶縁膜、３１ａ：ブロック絶縁膜、
３１ｂ：電荷蓄積層、３１ｃ：トンネル絶縁膜、３２：チャネル半導体層、
３２ａ：下部層、３２ｂ：上部層、３３：コア絶縁膜、
４１：保護膜、４２：犠牲層、４３：保護膜、４４：犠牲層、
４５：キャップ膜、４６：絶縁膜、４７：絶縁膜、
５１：有機膜、５２：化学酸化膜、５３：ドーパント膜

Claims (20)

1. 第１膜内にホールを形成し、
   前記ホール内における前記第１膜の側面に半導体層を形成し、
   前記半導体層の第１領域の側面に第２膜を形成し、
   前記半導体層における前記第１領域の上方の第２領域の側面に第３膜を形成し、
   前記第３膜の形成後に、前記第２膜を除去して、前記半導体層の前記第１領域の側面を露出させ、
   前記第２膜の除去後に、前記半導体層の前記第１領域の側面に、複数の第１原子を含む第４膜を形成し、
   前記第４膜内の前記第１原子を、前記半導体層の前記第１領域内に拡散させる、
   ことを含む半導体装置の製造方法。
2. 前記第１膜は、第１電極層に置換される第１層と、前記第１絶縁膜の上方において互いに離間されて形成され、複数の第２電極層に置換される複数の第２層とを含む、請求項１に記載の半導体装置の製造方法。
3. 前記第２膜は、前記第２領域の側面に前記第３膜が残存するように、前記第１領域の側面から除去される、請求項１に記載の半導体装置の製造方法。
4. 前記第２膜は、液体の塗布により形成される有機膜である、請求項１に記載の半導体装置の製造方法。
5. 前記有機膜が形成される位置は、前記有機膜内の樹脂の濃度を調整することで制御される、請求項４に記載の半導体装置の製造方法。
6. 前記有機膜は、シンナーを用いて除去される、請求項４に記載の半導体装置の製造方法。
7. 前記第３膜は、化学酸化膜または塗布膜である、請求項１に記載の半導体装置の製造方法。
8. 前記第４膜は、前記ホール内にコンフォーマルに形成される、請求項１に記載の半導体装置の製造方法。
9. 前記第１原子は、ｎ型不純物原子またはｐ型不純物原子を含む、請求項１に記載の半導体装置の製造方法。
10. 前記第３膜は、前記第４膜内の前記第１原子が前記第３膜を介して前記半導体層内に拡散することを抑制する、請求項１に記載の半導体装置の製造方法。
11. 前記第４膜内の前記第１原子は、熱処理により前記半導体層内に拡散する、請求項１に記載の半導体装置の製造方法。
12. 前記熱処理は、前記第４膜を８５０℃以上で加熱するように行われる、請求項１１に記載の半導体装置の製造方法。
13. 前記第３膜と前記第４膜は、前記第４膜内の前記第１原子を前記半導体層内に拡散させた後に除去される、請求項１に記載の半導体装置の製造方法。
14. 前記半導体層は、前記ホール内に電荷蓄積層を介して形成される、請求項１に記載の半導体装置の製造方法。
15. 前記第１原子の拡散後の前記半導体層は、
    第１濃度の前記第１原子を含む第１部分を、前記第１領域内に含み、
    前記第１濃度よりも低い第２濃度の前記第１原子を含む第２部分を、前記第２領域内に含む、
    請求項１に記載の半導体装置の製造方法。
16. 前記第１原子の拡散後の前記半導体層はさらに、
    前記第１濃度よりも低い第３濃度の前記第１原子を含む第３部分を、前記第１部分の側方における前記半導体層の外周側の側面付近に含む、
    請求項１５に記載の半導体装置の製造方法。
17. 前記第１濃度は、１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であり、
    前記第２濃度は、１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下である、
    請求項１５に記載の半導体装置の製造方法。
18. 第１電極層と、前記第１電極層の上方において互いに離間されて設けられた複数の第２電極層と、を含む第１膜と、
    前記第１膜の側面に設けられた電荷蓄積層と、
    前記電荷蓄積層の側面に設けられ、複数の第１原子を含む半導体層と、
    を備え、
    前記半導体層は、
    第１濃度の前記第１原子を含む第１部分と、
    前記第１部分の上方に位置し、前記第１濃度よりも低い第２濃度の前記第１原子を含む第２部分と、
    前記第１領域の側方において前記半導体層の外周側の側面付近に位置し、前記第１濃度よりも低い第３濃度の前記第１原子を含む第３部分と、
    を含む、半導体装置。
19. 前記第１濃度は、１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であり、
    前記第２濃度は、１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下である、
    請求項１８に記載の半導体装置。
20. 前記第３部分は、前記第１電極層と接している、請求項１８に記載の半導体装置。

Images