KR100201720B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR100201720B1 KR1019960011558A KR19960011558A KR100201720B1 KR 100201720 B1 KR100201720 B1 KR 100201720B1 KR 1019960011558 A KR1019960011558 A KR 1019960011558A KR 19960011558 A KR19960011558 A KR 19960011558A KR 100201720 B1 KR100201720 B1 KR 100201720B1
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켄이치 오츠카
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니시무로 타이죠
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Abstract

[목적]
본 발명은, 다층배선구조를 갖춘 반도체장치의 제조방법에 있어서, 밑바탕층이 에칭조건이 다른 2종류 이상의 도전층으로 이루어진 경우에도, 선택적 CVD법에 의한 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 있도록 하는 것을 가장 주요한 특징으로 한다.
[구성]
예컨대, 먼저 한쪽의 밑바탕층인 장벽금속(13)에 적합한 에칭조건으로 그 자연산화막(18)을 제거한다. 다음으로, 이 장벽금속(13)의 표면을 다른쪽의 밑바탕층인 하층배선(15)과 같은 에칭조건을 갖는 플러그재료(21)로 덮는다. 이어서, 상기 하층배선(15)에 적합한 에칭조건으로 그 자연산화막(19) 및 에칭생성물(20)을 제거한다. 그후, 선택적 CVD에 의해 각 접속구멍(16,17)내에 상층측의 도전층과의 접속을 위한 도전성 물질(22)을 동시에 매립하도록 되어 있다.

Description

반도체장치의 제조방법
제1도는 본 발명의 일실시예에 따른 반도체장치의 제조프로세스의 요부를 난타낸 개략도.
제2도는 각종 프로세스에 의한 밑바탕층과 접촉저항의 관계를 비교해서 나타낸 도면.
제3도는 종래기술과 그 문제점을 설명하기 위해 나타낸 반도체장치의 제조프로세스의 요부의 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 확산층
13 : 장벽금속 14 : 절연막
15 : 하층배선 16, 17 : 접속구멍
18, 19 : 자연산화막 20 : 에칭생성물
21 : 플러그재료 22 : 도전성 물질
[산업상의 이용분야]
본 발명은, 예컨대 다층배선구조를 갖추어 이루어진 반도체장치의 제조방법에 관한 것으로, 특히 배선의 상호를 접속하는 관통구멍(through hole)등의 접속구멍의 매립에 이용되는 것이다.
[종래의 기술]
종래, 다층배선구조를 갖추어 이루어진 반도체장치를 제조하는 경우에 있어서, 예컨대 하층측의 도전층과 상층측의 도전층 사이를 접속하는 접속구멍내로의 도전성 물질의 매립은, 선택적 CVD(Chemical Vapor Deposition)법에 의해 행해지고 있다.
그리고, 접속구멍내로의 도전성 물질의 매립을 상기 선택적 CVD법 의해 행하는 경우, 접속구멍의 저부(底部)에 노출되는 하층측의 도전층의 표면에 발생하는 자연산화막을 미리 플라즈마에칭에 의해 제거할 필요가 있다. 이는, 하층측의 도전층상에서의 도전성 물질의 형성성(形成性)등을 양호하게 유지하기 위함이다.
그렇지만, 하층측의 도전층, 특히 반도체기판상에 형성되는 제1층째의 도전층으로서는, 확산층의 경우와 하층배선의 경우가 있다. 확산층의 경우와 하층배선의 경우에서는 재료의 차이에 따라 당연히 자연산화막을 제거하기 위한 에칭처리의 조건이 달라진다. 이 때문에, 자연산화막을 충분히 제거하기 위해서는 각각 적합한 조건의 것으로 에칭처리를 행하지 않으면 안된다.
따라서, 예컨대 반도체기판상에 2종류의 도전층이 혼재하고 있는 바와 같은 경우에는, 확산층과 하층배선에 각각 적합한 조건에서의 에칭처리가 개별적으로 필요하게 되어 각 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 없다고 하는 문제가 있었다.
제3도는 반도체기판상에 2종류의 도전층이 혼재하고 있는 경우를 예로 들어, 접속구멍내로의 도전성 물질의 매립방법을 나타낸 것이다.
예컨대, 반도체기판(101)의 표면영역에 확산층(102) 및 TiSi2로 이루어진 장벽금속(barrier metal: 103)이, 또 반도체기판(101)상에 절연막(104)을 매개해서 WSi2로 이루어진 하층배선(105)이 각각 설치되어 있는 것으로 한다(동도(a)).
이 경우, 예컨대 C1을 함유한 가스를 이용하여 플라즈마에칭에 의해 자연 산화막(106,107)을 제게하면, 장벽금속(TiSi2: 103)상에는 TiC1X와 SiC1X가 생성된다. 이들 TiC1X및 SiC1X는 증기압이 높기 때문에, 250℃정도의 열처리에의해 용이하게 제거할 수 있다(동도(b)). 따라서, 알루미늄 등으로 이루어진 상층측의 도전층(도시하고 있지 않음)과의 접속을 위한 접속구멍(108)내로의 W등의 도전성 물질(109)의 매립은, 전혀 지장없이 선택적 CVD에 의해 안정하게 행할 수 있다(동도(c)).
그러나, 상기 C1을 함유한 가스에 의한 에칭처리에 의해 상기 하층배선(WSi2: 105)상에는 자연산화막(107)과는 별개로 WC1X나 SiCX등의 에칭생성물(110)이 생성된다(동도(d)). 이 WC1x는 증기압이 낮기 때문에, 열처리를 행해도 거의 제거할 수 없다. 따라서, 접속구멍(111)내로는 상기 도전성 물질(109)이 목적한 대로 매립되지 않는다.
한편, 예컨대 F를 함유한 가스를 이용하여 플라즈마에칭에 의해 자연산화막(106,107)을 제거하면, 상기 하층배선(105)상에는 WFX나 SiFX가 생성된다. 이들 WFX및 SiFX는 증기압이 높기 때문에, 간단히 제거할 수 있다. 따라서, 접속구멍(111)내로의 상기 도전성 물질(109)의 매립은, 전혀 지장없이 안정하게 행할 수 있다.
그러나, 상기 F를 함유한 가스에 의한 에칭처리에 의해 상기 장벽금속(103)상에는 자연산화막(106)과는 별개로 TiFx나 SiFx가 생성된다. 이 TiFx는 증기압이 낮기 때문에, 거의 제거할 수 없다. 따라서, 접속구멍(108)내로는 도전성 물질(109)이 목적한 대로 매립되지 않는다. 또, TiFx에 의해 상기 장벽금속(103)과의 사이의 접촉저항이 현저하게 증대된다.
그래서, 양호한 선택성을 유지하면서 접촉저항의 증대를 억제하기 위해서는, 상술한 바와 같이 접속구멍(108)내로의 도전성 물질(109)의 매립을 행한후(동도(c)), F를 함유한 가스를 이용하여 플라즈마에칭에 의해 자연산화막(107) 및 상기 에칭생성물(110)을 제거한다.(동도(d)). 그리고, 재차의 선택 CVD에 의해 상기 접속구멍(111)내로의 상기 도전성 물질(109)의 매립을 행한다(동도(e)).
이와 같이, 종래는 확산층(102)상의 장벽금속(103)에 이어지는 접속구멍(108)내로의 도전성 물질(109)의 매립과, 하층배선(105)에 이어지는 접속구멍(111)내로의 도전성 물질(109)의 매립을 동시에 행할 수 없이 귀찮은 것으로 되고 있었다.
상기한 바와 같이, 종래에 있어서는 반도체기판상에 2종류 이상의 도전층이 혼재하는 경우, 각 접속구멍내로의 도전성 물질의 매립을 선택적 CVD에 의해 동시에 행하려고 해도, 자연산화막을 제거할 때의 최적의 에칭조건이 다르기 때문에, 양 접속구멍내를 목적한 대로 매립할 수 없다고 하는 문제가 있었다.
[발명의 목적]
그래서, 본 발명은 에칭조건이 다른 2종류 이상의 밑바탕층이 혼재하는 경우에도, 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 있게 되어 매립에 걸리는 시간을 반감하는 것이 가능한 반도체장치의 제조방법을 제공하는 것을 목적으로 하고 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치의 제조방법에 있어서는, 반도체기판에 에칭조건이 다른 적어도 2종류의 밑바탕층을 형성하는 제1공정과, 상기 반도체기판상에 형성된 각 밑바탕층과 상층의 도전층 사이를 절연하는 절연막에 접속구멍을 형성하는 제2공정, 상기 절연막에 형성된 접속구멍의 저부에 각각 노출되는 상기 밑바탕층의 표면에 존재하는 자연산화막을 한쪽의 밑바탕층에 적합한 에칭조건으로 제거하는 제3공정, 상기 자연산화막이 제거된 한쪽의 밑바탕층의 표면을 다른쪽의 밑바탕층과 에칭조건이 같은 플러그재료에 의해 피복하는 제4공정, 다른쪽의 밑바탕층의 표면에 남은 산화막을 그 밑바탕층에 적합한 에칭조건으로 제거하는 제5공정, 상기 접속구멍내를 각각 도전성 물질에 의해 매립하는 제6공정 및, 상기 절연막상에 상기 접속구멍내에 매립된 상기 도전성 물질을 매개해서 각각의 밑바탕층에 연결되는 상층의 도전층을 형성하는 제7공정으로 이루어져 있다.
[작용]
본 발명은, 상기한 수단에 의해 에칭생성물의 증기압을 맞출 수 있도록 되어 있기 때문에, 각 밑바탕층에 대한 에칭처리의 조건을 어떤 최적의 에칭조건에 맞추는 것이 가능하게 되는 것이다.
[실시예]
이하, 도면을 참조해서 본 발명의 일실시예를 설명한다.
제1도는 본 발명에 따른 다층배선구조를 갖는 반도체장치의 제조프로세스의 개략을 나타낸 것이다.
즉, 반도체기판(11)의 표면영역에는 제1층째의 도전층으로서의 한쪽의 밑바탕층인 확산층(12) 및 장벽금속(예컨대, TiSi2: 13)이 형성되어 있다. 또, 반도체기판(11)상에는 절연막(14)을 매개해서 제1층째의 도전층으로서의 다른쪽의 밑바탕층인 하층배선(예컨대, WSi2:15)이 설치되어 있다.
그리고, 상기 절연막(14)은 상기 장벽금속(13) 및 상기 하층배선(15)위에까지 설치되고, 접속구멍(16,17)이 각각 형성되어 있다. 상기 접속구멍(16)의 저부에 노출되는 상기 장벽금속(13)의 표면은 자연산화막(18)에 의해, 또 상기 접속구멍(17)의 저부에 노출되는 상기 하층배선(15)의 표면은 자연산화막(19)에 의해 각각 덮여 있다.
그리고, 상층측의 도전층과의 접속을 위한 도전성 물질을 매립하는 경우, 먼저 상기 절연막(14)에 상기 접속구멍(16,17)을 형성한 상태에 있어서(동도(a)), 예컨대 상기 장벽금속(13)의 에칭조건에 적합한 가스, 여기서는 C1을 함유한 BC13가스를 이용한 플라즈마에칭이 행해진다.
그러면, 상기 장벽금속(13)상의 자연산화막(18)이 제거된다. 또한 이때, 상기 하층배선(15)상의 자연산화막(19)의 표면의 일부에 염화물 내지 불화물인 에칭생성물(WC1X: 20)이 생성된다(동도(b)).
이 경우, 상기 플라즈마에칭은, 상기 반도체기판(11)의 온도를 예컨대 실온 혹은 상기 장벽금속(13)상의 자연산화막(18)으로부터 생성되는 에칭생성물, 즉 증기압이 높은 TiC1X를 간단히 제거할 수 있는 온도에서 행해진다. 여기서, 실온에서의 에칭처리의 경우에는, 그 처리후에 상기 에칭생성물을 제거할 수 있는 온도로 열처리를 행할 필요가 있다.
상기 장벽금속(13)상의 자연산화막(18)의 제거가 종료되면, 선택적 CVD에 의해 상기 접속구멍(16)내의 상기 장벽금속(13)의 표면에 플러그(plug)재료(21)의 성막(成膜; cap)이 행해진다(동도(c)).
상기 플러그재료(21)로서는, 상기 하층배선(15)과 같은 에칭조건을 갖는 도전성 물질, 예컨대 상기 장벽금속(13) 및 상기 하층배선(15)에 각각 연결되는 알루미늄 등으로 이루어진 상층측의 도전층(도시하고 있지 않음)과의 접속을 위해, 상기 접속구멍(16,17)내로의 매립에 사용되는 W가 이용된다.
또, 상기 플러그재료(21)는, 예컨대 상기 하층배선(15)상의 상기 자연산화막(19)과 상기 에칭생성물(20)의 두께보다 조금 두껍게 형성된다.
이어서, 상기 하층배선(15)의 에칭조건에 적합한 가스, 예컨대 F를 함유한 SF6를 이용한 플라즈망칭이 행해진다. 그러면, 상기 플러그재료(21)의 표면이 에칭됨과 더불어, 상기 하층배선(15)상의 자연산화막(19) 및 상기 에칭생성물(20)이 제거된다.(동도(d)).
이 경우의 에칭처리도, 상술한 BC13가스를 이용한 플라즈마에칭과 동시에, 상기 반도체기판(11)의 온도를 예컨대 실온 혹은 상기 하층배선(15)상의 자연산화막(19)으로부터 생성되는 에칭생성물, 즉 증기압이 높은 WFX를 간단히 제거할 수 있는 온도에서 행해지고, 실온에서의 에칭처리후에는 상기 에칭생성물을 제거할 수 있는 온도에서의 열처리가 필요가게 된다.
이와 같이, 자연산화막(18)이 제거된 장벽금속(13)의 표면을 플러그재료(21)로 피복함으로써, 즉 하층배선(15)과 같은 에칭조건을 갖는 도전성 물질인 W을 이용하여 덮음으로써, 에칭처리의 조건을 맞추는(에칭생성물의 증기압을 높은 쪽은 맞추는) 것이 가능하다.
이렇게 하여, 상기 하층배선(15)상의 자연산화막(19) 및 에칭생성물(20)을 제거한 후에 있어서, 선택적 CVD에 의해 각 접속구멍(16,17)내로의 도전성 물질(플러그재료: 22)의 매립이 동시에 행해진다(동도(e)).
그런 다음, 상기 절연막(14)상에 알루미늄 등의 배선재료가 패터닝되어 상기 장벽금속(13) 및 상기 하층배선(15)에 각각 연결되는 상층측의 도전층(도시하고 있지 않음)이 형성됨으로써, 다층배선구조가 실현된다.
제2도는 TiSi2(n+또는 p+) 및 WSi2의 각각에 대해 접촉저항치를 4단자법에 의해 측정했을 때의 결과를 나타낸 것이다. 여기서, 도중의 흑색 원은 상기 프로세스에 의해 제조한 경우의 값이고, 백색 원은 TiSi2에 적합한 조건으로만 에칭처리를 행하여 제조한 경우의 값이며, 백색 삼각형은 WSi2에 적합한 조건으로만 에칭처리를 행하여 제조한 경우의 값이다.
이 도면으로부터도 명백히 알 수 있는 바와 같이, 본 실시예의 프로세스에의해 제조한 경우, 어느 밑바탕층(TiSi2(n+또는 p+), WSi2)에 대해서도 밑바탕층 본래의 접촉저항치에 가까운 측정결과를 나타내고, 접속구멍(16,17)내로의 도전성 물질(22)의 매립이 양호하게 행해짐을 알 수 있다.
상기한 바와 같이, 에칭생성물의 증기압을 맞출 수 있도록 하고 있다.
즉, 장벽금속에 적합한 에칭조건으로 자연산화막을 제거하고, 그 표면을 하층배선과 에칭조건이 같은 플러그재료로 피복한 후, 하층배선( 및 플러그재료)에 적합한 조건으로 에칭처리를 행하도록 하고 있다. 이에 따라, 각각의 접속구멍의 저부에 노출되는 각 밑바탕층에 대한 에칭처리의 조건을 어떤 최적의 에칭조건에 맞추는 것이 가능하게 된다. 따라서, 에칭조건이 다른 2종류 이상의 밑바탕층이 혼재하는 경우에도, 선택적 CVD에 의한 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 있게 되어 매립에 걸리는 시간을 반감하는 것이 가능하게 되는 것이다.
게다가, 양호한 선택성을 유지하면서 각 접속구멍내로 도전성 물질을 목적한 대로 매립할 수 잇게 되어 접촉저항이 현저히 증대되는 일도 없게 된다.
또한, 상기 실시예에 있어서는, 장벽금속상을 덮도록 한 경우에 대해 설명 했지만, 이에 한정되지 않고, 예컨대 하층배선상을 덮은 후에 장벽금속에 적합한 조건으로 에칭처리를 행하도록 해도 좋다.
또, 장벽금속(TiSi2) 및 하층배선(WSi2)의 조합에 한정되지 않고, 예컨대 A1Six와 WSix의 조합 등, 에칭조건이 다른 다종류의 도전층의 각종의 조합에 적용할 수 있다.
그 밖에 본 발명의 요지를 변경하지 않는 범위에 있어서 각종의 변형실시가 가능한 것은 물론이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 에칭조건이 다른 2종류 이상의 밑바탕층이 혼재한는 경우에도, 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 있게 되어 매립에 걸리는 시간을 반감하는 것이 가능한 반도체장치의 제조방법을 제공할 수 있다.

Claims (6)

  1. 반도체기판상에 에칭조건이 다른 적어도 2종류의 밑바탕층을 형성하는 제1공정과, 상기 반도체기판상에 형성된 각 밑바탕층과 상층의 도전층 사이를 절연하는 절연막에 접속구멍을 형성하는 제2공정, 상기 절연막에 형성된 접속구멍의 저부에 각각 노출되는 상기 밑바탕층의 표면에 존재하는 자연산화막을 한쪽의 밑바탕층에 적합한 에칭조건으로 제거하는 제3공정, 상기 자연산화막이 제거된 한쪽의 밑바탕층의 표면을 다른쪽의 밑바탕층과 에칭조건이 같은 플러그재료에 의해 피복하는 제4공정, 다른쪽의 밑바탕층의 표면에 남은 산화막을 그 밑바탕층에 적합한 에칭조건으로 제거하는 제5공정, 상기 접속구멍내를 각각 도전성 물질에 의해 매립하는 제6공정 및, 상기 절연막상에, 상기 접속구멍내에 매립된 상기 도전성 물질을 매개해서 각각의 밑바탕층에 연결되는 상층의 도전층을 형성하는 제7공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1공정은, 상기 반도체기판의 표면영역에 확산층 및 장벽금속으로서의 TiSi2로 이루어진 제1층째의 도전층을, 또 상기 반도체기판상에 WSi2로 이루어진 제1층째의 도전층을 각각 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제3공정은, 상기 한쪽의 밑바탕층의 표면을 C1 또는 C1을 함유한 가스를 이용하여 플라즈마에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제4공정은, 상기 한쪽의 밑바탕층의 표면에, 상기 다른쪽의 밑바탕층의 표면에 존재하는 자연산화막 및 상기 제3공정에 의해 생성되는 에칭생성물질보다 두꺼운 W로 이루어진 캡(cap)층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제5공정은, 상기 다른쪽의 밑바탕층의 표면을 F 또는 F을 함유한 가스를 이용하여 플라즈마에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 제6공정은, 선택적 CVD법에 의해 W를 매립하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
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JPH09116009A (ja) * 1995-10-23 1997-05-02 Sony Corp 接続孔の形成方法
US6313042B1 (en) * 1999-09-03 2001-11-06 Applied Materials, Inc. Cleaning contact with successive fluorine and hydrogen plasmas
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
JP3819381B2 (ja) * 2003-07-07 2006-09-06 株式会社半導体理工学研究センター 多層配線構造の製造方法
KR100555505B1 (ko) * 2003-07-09 2006-03-03 삼성전자주식회사 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2892421B2 (ja) * 1990-02-27 1999-05-17 沖電気工業株式会社 半導体素子の製造方法
JPH0590207A (ja) * 1991-09-30 1993-04-09 Toshiba Corp 半導体装置の製造方法
JPH05234940A (ja) * 1992-02-24 1993-09-10 Nec Corp 選択埋め込み成長方法
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
US5563097A (en) * 1995-04-17 1996-10-08 Lee; Young J. Method for fabricating semiconductor device

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