KR960039154A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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사토 후미오
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Abstract

[목적] 본 발명은, 다층배선구조를 갖춘 반도체장치의 제조방법에 있어서, 밑바탕층이 에칭조건이 다른 2종류이상의 도전층으로 이루어진 경우에도, 선택적 CVD법에 의한 접속구멍내로의 도전성 물질의 매립을 동시에 행할 수 있도록 하는 것을 가장 주요한 특징으로 한다.
[구성] 예컨대, 먼저 한쪽의 밑바탕층인 장벽금속(13)에 적합한 에칭조건으로 그 자연산화막(18)을 제거한다. 다음으로, 이 장벽금속(13)의 표면을 다른쪽의 밑바탕층인 하층배선(15)과 같은 에칭조건을 갖는 플러그재료(21)로 덮는다. 이어서, 상기 하층배선(15)에 적합한 에칭조건으로 그 자연산화막(19) 및 에칭생성물(20)을 제거한다. 그 후, 선택적 CVD에 의해 각 접속구멍(16, 17)내에 상층측의 도전층과의 접속을 위한 도전성 물질(22)을 동시에 매립하도록 되어 있다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 반도체장치의 제조프로세스의 요부를 나타낸 개략도.

Claims (6)

  1. 반도체기판상에 에칭조건이 다른 적어도 2종류의 밑바탕층을 형성하는 제1공정과, 상기 반도체기판상에 형성된 각 밑바탕층과 상층의 도전층 사이를 절연하는 절연막에 접속구멍을 형성하는 제2공정, 상기 절연막에 형성된 접속구멍의 저부에 각각 노출되는 상기 밑바탕층의 표면에 존재하는 자연산화막을 한쪽의 밑바탕층에 적합한 에칭조건으로 제거하는 제3공정, 상기 자연산화막이 제거된 한쪽의 밑바탕층의 표면을 다른쪽의 밑바탕층과 에칭조건이 같은 플러그재료에 의해 피복하는 제4공정, 다른쪽의 밑바탕층의 표면에 남은 산화막을 그 밑바탕층에 적합한 에칭조건으로 제거하는 제5공정, 상기 접속구멍내를 각각 도전성 물질에 의해 매립하는 제6공정 및 상기 절연막상에, 상기 접속구멍내에 매립된 상기 도전성 물질을 매개해서 각각의 밑바탕층에 연결되는 상층의 도전층을 형성하는 제7공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1공정은, 상기 반도체기판의 표면영역에 확산층 및 장벽금속으로서의 TiSi2로 이루어진 제1층째의 도전층을, 또 상기 반도체기판상에 WSi2로 이루어진 제1층째의 도전층을 각각 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제3공정은, 상기 한쪽의 밑바탕층의 표면을 C1 또는 C1을 함유한 가스를 이용하여 플라즈마에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제4공정은, 상기 한쪽의 밑바탕층의 표면에, 상기 다른쪽의 밑바탕층의 표면에 존재하는 자연산화막 및 상기 제3공정에 의해 생성되는 에칭생성물보다 두꺼운 W로 이루어진 캡(cap)층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제5공정은, 상기 다른쪽의 밑바탕층의 표면은 F 또는 F를 함유한 가스를 이용하여 플라즈마에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 제6공정은, 선택적 CVD법에 의해 W를 매립하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960011558A 1995-04-19 1996-04-17 반도체장치의 제조방법 KR100201720B1 (ko)

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