KR940004745A - 층간절연층의 평탄화법 - Google Patents

층간절연층의 평탄화법 Download PDF

Info

Publication number
KR940004745A
KR940004745A KR1019920015289A KR920015289A KR940004745A KR 940004745 A KR940004745 A KR 940004745A KR 1019920015289 A KR1019920015289 A KR 1019920015289A KR 920015289 A KR920015289 A KR 920015289A KR 940004745 A KR940004745 A KR 940004745A
Authority
KR
South Korea
Prior art keywords
insulating layer
lower insulating
etching process
forming
interlayer insulating
Prior art date
Application number
KR1019920015289A
Other languages
English (en)
Other versions
KR960006343B1 (ko
Inventor
박인선
홍창기
이하성
정우인
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019920015289A priority Critical patent/KR960006343B1/ko
Publication of KR940004745A publication Critical patent/KR940004745A/ko
Application granted granted Critical
Publication of KR960006343B1 publication Critical patent/KR960006343B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 하부배선이 형성되어 있는 반도체기판 전면에 하부절연층을 형성하는 공정, 상기 하부절연층 전면을 1차식각공정에 노출시키는 공정, 상기 하부절연 전면을 2차식각공정에 노출시키는 공정, 및 결과물 상에 상부절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 층간절연층의 평탄화법을 제공한다.
따라서, 하부배선의 모양에 관계없이 평탄화 된(그 두께가 거의 일정한)층간절연층을 형성할 수 있으므로, 이후의 공정에 의해 상기 층간절연층에 형성되는 콘택홀을 신뢰성있게 형성할 수 있어 콘택실패가 없는 다층배선을 형성을 가능하게 한다.

Description

층간절연층의 평탄화법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도 내지 제9도는 본 발명에 의한 층간절연층의 평탄화법을 설명하기 위해 도시된 단면도들.

Claims (8)

  1. 배선이 형성되어 있는 반도체기판 전면에 하부절연층을 형성하는 공정, 상기 하부절연층 전면을 1차식각공정에 노출시켜 상기 배선의 모서리부분에 형성되어 있는 하부절연층의 오버-행을 제거하는 공정, 상기 하부절연층 전면을 2차식각공정에 노출시켜 상기 하부배선의 모서리부분에 형성되어 있는 하부절연층이 완만한 경사를 이루도록 하는 공정, 및 결과물 상에 상부절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 층간절연층의 평탄화법.
  2. 제1항에 있어서, 상기 1차식각공정에 사용되는 식각가스로는 Ar과 CF4를 혼합한 가스를 사용하고, 상기 2차식각공정에 사용되는 식각가스로는 Ar을 사용하는 것을 특징으로 하는 층간절연층의 평탄화법.
  3. 제1항 및 제2항에 있어서, 하부절연층을 구성하는 물질로 플라즈마-산화막을 사용하는 것을 특징으로 하는 층간절연층의 평탄화법.
  4. 제3항에 있어서, 상기 하부절연층은 약1,000Å∼3,000Å정도의 두께로 형성되는 것을 특징으로 하는 층간절연층의 평탄화법.
  5. 제4항에 있어서, 1차식각공정은 상기 하부절연층이 약400Å∼1,500Å 정도로 식각되도록, 2차식각공정은 상기 하부절연충이 약50Å∼200Å 정도로 식각되도록 진행되는 것을 특징으로 하는 층간절연층의 평탄화법.
  6. 제3항에 있어서, 상기 하부절연층을 구성하는 물질로 플라즈마-TEOS 산화막이나 플라즈마-Sil14산화막을 사용하는 것을 특징으로 하는 층간절연층의 평탄화법.
  7. 제3항에 있어서, 상기 상부절연층은 제1의 절연층, 제2의 절연층 및 제3의 절연층으로 구성되는 것을 특징으로 하는 층간절연층의 평탄화법.
  8. 제7항에 있어서, 상기 제1의 절연층을 구성하는 물질로 O3-TEOS산화막을, 상기 제2의 절연층을 구성하는 물질로 SOG를, 그리고 상기 제3의 절연층을 구성하는 물질로 플라즈마 산화막을 사용하는 것을 특징으로 하는 층간절연층의 평탄화법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920015289A 1992-08-25 1992-08-25 층간절연층의 평탄화법 KR960006343B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920015289A KR960006343B1 (ko) 1992-08-25 1992-08-25 층간절연층의 평탄화법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920015289A KR960006343B1 (ko) 1992-08-25 1992-08-25 층간절연층의 평탄화법

Publications (2)

Publication Number Publication Date
KR940004745A true KR940004745A (ko) 1994-03-15
KR960006343B1 KR960006343B1 (ko) 1996-05-13

Family

ID=19338454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920015289A KR960006343B1 (ko) 1992-08-25 1992-08-25 층간절연층의 평탄화법

Country Status (1)

Country Link
KR (1) KR960006343B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737379B1 (ko) * 2005-12-06 2007-07-09 한국전자통신연구원 반도체 기판의 평탄화 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737379B1 (ko) * 2005-12-06 2007-07-09 한국전자통신연구원 반도체 기판의 평탄화 방법

Also Published As

Publication number Publication date
KR960006343B1 (ko) 1996-05-13

Similar Documents

Publication Publication Date Title
KR890015376A (ko) 전자소자에 대한 전기적 접속방법
KR970072297A (ko) 반도체 장치의 소자분리막 형성 방법
US5395796A (en) Etch stop layer using polymers for integrated circuits
US20010039112A1 (en) Semiconductor processing methods of forming openings in a material
KR970072325A (ko) 반도체 장치 및 그 제조 방법
KR940004745A (ko) 층간절연층의 평탄화법
US20010002337A1 (en) Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed, forming a series of conductive lines, and removing photoresist from substrates
KR940006199A (ko) 상호 접속 배선 구조물을 갖는 반도체 디바이스
KR100315455B1 (ko) 반도체 소자 및 그 제조 방법
KR980005630A (ko) 반도체 장치의 백금전극 제조방법
KR970024006A (ko) 반도체 소자의 다층금속배선 형성 방법
KR970052386A (ko) 반도체 장치의 금속 배선 형성 방법
KR980005626A (ko) 반도체 소자의 콘택 형성방법
KR100532981B1 (ko) 반도체소자 식각방법
KR20000039692A (ko) 반도체장치의 비어홀 형성방법
KR950021354A (ko) 반도체 소자의 층간 절연막 형성방법
KR100268797B1 (ko) 다층 금속배선 형성방법
KR940001374A (ko) 필라반대형상 평탄화를 이용한 다층배선의 반도체 장치의 제조방법
KR950021414A (ko) 반도체 장치의 다층 배선간 연결공정
KR20050037712A (ko) 반도체 소자의 제조 방법
KR970003494A (ko) 반도체 소자 제조시 콘택홀 형성 방법
KR960030374A (ko) 금속-절연막의 평탄화 방법
KR970023630A (ko) 반도체 소자 제조방법
KR970018200A (ko) 층간절연층 평탄화법
KR19990001665A (ko) 반도체 장치의 금속 배선 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010409

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee