JPS6028272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6028272A JPS6028272A JP13696683A JP13696683A JPS6028272A JP S6028272 A JPS6028272 A JP S6028272A JP 13696683 A JP13696683 A JP 13696683A JP 13696683 A JP13696683 A JP 13696683A JP S6028272 A JPS6028272 A JP S6028272A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- source
- oxide film
- dirt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000605 extraction Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052681 coesite Inorganic materials 0.000 abstract description 7
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 229910052682 stishovite Inorganic materials 0.000 abstract description 7
- 229910052905 tridymite Inorganic materials 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 230000003628 erosive effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ソース、ドレイン領域と接続する電極のコン
タクト領域を改良した半導体装置に関する。
タクト領域を改良した半導体装置に関する。
周知の如く、最近、例えばＭＯ８Ｏ８型トランジスタい
ては、素子の高集積化、高性能化が進んでいる。その結
果、加工すべきパターンの微細化が進み、現在では２μ
ｍ以下、サブμｍのレベルが技術開発されている。そし
て、こうした中で、下地の配線、ソース、ドレイン領域
などへの電極取り方法の限界も言われてきている。
ては、素子の高集積化、高性能化が進んでいる。その結
果、加工すべきパターンの微細化が進み、現在では２μ
ｍ以下、サブμｍのレベルが技術開発されている。そし
て、こうした中で、下地の配線、ソース、ドレイン領域
などへの電極取り方法の限界も言われてきている。
従来、ＭＯ３型トランジスタとしては１例えば第１図に
示すものが知られている。図中の１は、半導体基板であ
る。この基板Ｉの表面には、フィールド酸化膜２が設け
られ、このフィールド酸化膜２で囲まれた前記基板１の
島領域３にはソース、ドレイン領域４．５が設けられて
いる。
示すものが知られている。図中の１は、半導体基板であ
る。この基板Ｉの表面には、フィールド酸化膜２が設け
られ、このフィールド酸化膜２で囲まれた前記基板１の
島領域３にはソース、ドレイン領域４．５が設けられて
いる。
前記島領域３上には、ダート絶縁膜６を介してダート電
極７が設けられている。このダート電極７、フィールド
酸化膜２上には、ソース、ドレイン領域４，５の一部に
対応する部分にコンタクトホール８，８を有する厚い層
間絶縁ｙ９が開口されている。この層間絶縁膜９上には
。
極７が設けられている。このダート電極７、フィールド
酸化膜２上には、ソース、ドレイン領域４，５の一部に
対応する部分にコンタクトホール８，８を有する厚い層
間絶縁ｙ９が開口されている。この層間絶縁膜９上には
。
前記ソース、ドレイン領域４．５にコンタクトホール８
，８を介して接続する取出し電極１０゜ＺＯが夫々設け
られている。
，８を介して接続する取出し電極１０゜ＺＯが夫々設け
られている。
しかしながら、前述した構造のＭＯＳ ！ ）ランジス
タにおいては、素子の微細化、素子間の距離の短縮化の
ためには取出し電極１０．１０形成のためのコンタクト
ホール８，８の径を微細化する必要がある。したがって
、厚い層間絶縁膜９に微細なコンタクトホールを形成し
なければならず、微細なコンタクトホール用のＰｈｏｔ
。
タにおいては、素子の微細化、素子間の距離の短縮化の
ためには取出し電極１０．１０形成のためのコンタクト
ホール８，８の径を微細化する必要がある。したがって
、厚い層間絶縁膜９に微細なコンタクトホールを形成し
なければならず、微細なコンタクトホール用のＰｈｏｔ
。
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ （ＰＥＰ）技術
と加工技術の開発を必要とする。また、コンタクトホー
ルの径に対してコンタクトホールの高さく絶縁膜の厚さ
）の比が大きくなって、コンタクトホール内に蒸着され
るＡｔのステップカバレージが悪くなり、取出し電極の
断切れｔ生じたり、エーレクトロマイグーレーションな
どにより信頼性が低下する。更に、微細なコンタクトホ
ール上に絶縁膜を介して２層目の配線パターンを形成す
る時には、コンタクトホールの取出し電極に段差が生ず
るため、・セターンの微細化が困難である。
と加工技術の開発を必要とする。また、コンタクトホー
ルの径に対してコンタクトホールの高さく絶縁膜の厚さ
）の比が大きくなって、コンタクトホール内に蒸着され
るＡｔのステップカバレージが悪くなり、取出し電極の
断切れｔ生じたり、エーレクトロマイグーレーションな
どにより信頼性が低下する。更に、微細なコンタクトホ
ール上に絶縁膜を介して２層目の配線パターンを形成す
る時には、コンタクトホールの取出し電極に段差が生ず
るため、・セターンの微細化が困難である。
本発明は上記事情に鑑みてなされたもので２従来の如く
微細なＰＥＰ技術や７１０工技術の負担金負わずに素子
の微細化をなし得るとともに、取出し電極の断切れ阻止
、２層目の配線ノ４ターンの微細化をなし得る等種々の
効果を有する半導体装置を提供することを目的とするも
のである。
微細なＰＥＰ技術や７１０工技術の負担金負わずに素子
の微細化をなし得るとともに、取出し電極の断切れ阻止
、２層目の配線ノ４ターンの微細化をなし得る等種々の
効果を有する半導体装置を提供することを目的とするも
のである。
本発明は、ンース、ドレイン領域への電極取り出し開口
部を少なくともダート部の一部にわたって形成すること
によって、素子の微細化をなし得るとともに、取出し電
極の断切れ阻止／、２層目の配線・ぐターンの微細化等
をなし得ることを骨子とするものである。
部を少なくともダート部の一部にわたって形成すること
によって、素子の微細化をなし得るとともに、取出し電
極の断切れ阻止／、２層目の配線・ぐターンの微細化等
をなし得ることを骨子とするものである。
本発明に係る半導体装置は、例えば第２図に示す如く、
半導体基板１１表面のフィールド領域１２で分離された
島領域１３上にダート絶縁膜１４を介してダート電極ｚ
５ｆ設け、前記島領域１３表面にｒ−ト電極１５近傍で
（ま低濃度で、かつｒ−）電極１５から遠ざかる箇所で
（ま高濃度となるソース、ドレイン領域（ＬＤＤ構造）
１６゜Ｉ７を設け、同島領域１３上のダート電極１５及
びダート絶縁膜Ｚ４の側壁に絶縁物１８を設けた構造の
ＭＯ８型トランジスタに基づいて考え出されたものであ
る。つまり、既述した第１図図示のＭＯ８型トランジス
タに本発明を適用した場合は、電極取り出し開口部を形
成する際、ダート絶縁膜のブース、ドレイン領域寄りの
側壁が浸食され、素子特性に悪影響を及ぼす恐れがある
。しかるに、第２図図示のＭＯ８型トランジスタの場合
、ダート電極１５及びダート絶縁膜１４の側壁に絶縁物
１８が形成されているため、ダート絶縁膜Ｉ４のソース
、ドレイン領域１６．１７寄りの側壁が保護され、本発
明を適用できるものである。
半導体基板１１表面のフィールド領域１２で分離された
島領域１３上にダート絶縁膜１４を介してダート電極ｚ
５ｆ設け、前記島領域１３表面にｒ−ト電極１５近傍で
（ま低濃度で、かつｒ−）電極１５から遠ざかる箇所で
（ま高濃度となるソース、ドレイン領域（ＬＤＤ構造）
１６゜Ｉ７を設け、同島領域１３上のダート電極１５及
びダート絶縁膜Ｚ４の側壁に絶縁物１８を設けた構造の
ＭＯ８型トランジスタに基づいて考え出されたものであ
る。つまり、既述した第１図図示のＭＯ８型トランジス
タに本発明を適用した場合は、電極取り出し開口部を形
成する際、ダート絶縁膜のブース、ドレイン領域寄りの
側壁が浸食され、素子特性に悪影響を及ぼす恐れがある
。しかるに、第２図図示のＭＯ８型トランジスタの場合
、ダート電極１５及びダート絶縁膜１４の側壁に絶縁物
１８が形成されているため、ダート絶縁膜Ｉ４のソース
、ドレイン領域１６．１７寄りの側壁が保護され、本発
明を適用できるものである。
以下１本発明の一実施例に係るＬＤＤ構造のＭＯ８型ト
ランジスタを、第３図（、）〜（ｄ）及び第４図の製造
工程図を参照して説明する。
ランジスタを、第３図（、）〜（ｄ）及び第４図の製造
工程図を参照して説明する。
１ まず、常法により、例えばｐ型のＳｔ基板２１表面
にフィールド酸化膜２２を形成した後。
にフィールド酸化膜２２を形成した後。
このフィールド酸化膜２２で囲まれた島領域２３上にダ
ート絶縁膜２４、多結晶シリコンからなるダート電極２
５を形成した。つづいて、ダート電極２５をマスクとし
て島領域２３表面に砒素を加速電圧４０ ｋｅＶ、ドー
ズ量５ Ｘ １０”／ｃｒｌの条件下でイオン注入し、
後記ソース、ドレイン領域の一部を構成するｎ−型の不
純物層２６１゜２７１ｆ形成した。次いで、全面に厚さ
約５０００ｉの第１のＣＶＤ −Ｓ １０２膜２８を堆
積した（第３図（ａ）図示）。
ート絶縁膜２４、多結晶シリコンからなるダート電極２
５を形成した。つづいて、ダート電極２５をマスクとし
て島領域２３表面に砒素を加速電圧４０ ｋｅＶ、ドー
ズ量５ Ｘ １０”／ｃｒｌの条件下でイオン注入し、
後記ソース、ドレイン領域の一部を構成するｎ−型の不
純物層２６１゜２７１ｆ形成した。次いで、全面に厚さ
約５０００ｉの第１のＣＶＤ −Ｓ １０２膜２８を堆
積した（第３図（ａ）図示）。
１１ 次に、前記ＣＶＤ −Ｓ ｉＯ２膜２８を反応性
イオンエツチング（ＲＩＥ）により異方性エツチングし
、前記ダート電極２５及びダート絶縁膜２４のソース、
ドレイン領域寄りの側壁にＣＶＤ −８ｉＯ□膜２８′
ヲ残存させた。つづいて、ダート電極２５及び残存ＣＶ
Ｄ−８ｉＯ□膜２８′ヲマスクとして島領域２３表面に
、砒素をカロ速電圧６０ ｋｅＶ、ドーズ量５ Ｘ １
０’ ”／ｌｒｉの条件でイオン注入し、ｎ型の不純物
層２６２．２７□を夫々形成した。その結果、不純物層
２６１，２６２により°ノース領域２９が形成され、不
純物層２７．．２７２によりドレイン領域３０が形成さ
れた（第３図（ｂ）図示）。
イオンエツチング（ＲＩＥ）により異方性エツチングし
、前記ダート電極２５及びダート絶縁膜２４のソース、
ドレイン領域寄りの側壁にＣＶＤ −８ｉＯ□膜２８′
ヲ残存させた。つづいて、ダート電極２５及び残存ＣＶ
Ｄ−８ｉＯ□膜２８′ヲマスクとして島領域２３表面に
、砒素をカロ速電圧６０ ｋｅＶ、ドーズ量５ Ｘ １
０’ ”／ｌｒｉの条件でイオン注入し、ｎ型の不純物
層２６２．２７□を夫々形成した。その結果、不純物層
２６１，２６２により°ノース領域２９が形成され、不
純物層２７．．２７２によりドレイン領域３０が形成さ
れた（第３図（ｂ）図示）。
１ｕ 次に、全面に厚き３０００Ｘの第２のＣＶＤ −
Ｓ ｓ Ｏ２膜３Ｉ全堆積した後、常法によりｒ−ト電
極２５、残存ＣＶＤ −Ｓ ｉＯ２膜２８′及びソース
、ドレイン領域２９．３０の一部に対応するＣＶＤ −
Ｓ ｉＯ２膜３１全選択的にエツチング除去し。
Ｓ ｓ Ｏ２膜３Ｉ全堆積した後、常法によりｒ−ト電
極２５、残存ＣＶＤ −Ｓ ｉＯ２膜２８′及びソース
、ドレイン領域２９．３０の一部に対応するＣＶＤ −
Ｓ ｉＯ２膜３１全選択的にエツチング除去し。
大きな径の電極取り出し開口部３２を開口した（第３図
（ｃ）図示）。つづいて、全面に例えばＡｔ全蒸着した
後、パターニングを行なって前記ソース、ドレイン領域
２９．３０に開口部３２′！！″介して接続する電極３
３．３４ｆ形成し、ＮｏＳ型トランジスタを製造した（
第３図（ｄ）及び第４図図示）。なお、第４図は第３図
（ｄ）の平面図を示す。
（ｃ）図示）。つづいて、全面に例えばＡｔ全蒸着した
後、パターニングを行なって前記ソース、ドレイン領域
２９．３０に開口部３２′！！″介して接続する電極３
３．３４ｆ形成し、ＮｏＳ型トランジスタを製造した（
第３図（ｄ）及び第４図図示）。なお、第４図は第３図
（ｄ）の平面図を示す。
本発明に係る半導体装置は、第３図（ｄ）及び第４図に
示ス如く、ソース、ドレイン領域２９．３０への電極取
り出し開口部３２をゲート電極２５、残存ＣＶＤ −８
１０２膜２８′及びソース、ドレイン領域２９．３０の
一部にわｆｃりで形成し、かツｃ′ｖ′Ｄ−８ｉＯ２膜
３１上に前記ソース、ドレイン領域２９ 、３０に開口
部３２を介して接続する電極ｓ ３．３４を形成した構
造となっている。
示ス如く、ソース、ドレイン領域２９．３０への電極取
り出し開口部３２をゲート電極２５、残存ＣＶＤ −８
１０２膜２８′及びソース、ドレイン領域２９．３０の
一部にわｆｃりで形成し、かツｃ′ｖ′Ｄ−８ｉＯ２膜
３１上に前記ソース、ドレイン領域２９ 、３０に開口
部３２を介して接続する電極ｓ ３．３４を形成した構
造となっている。
しかして、本発明によれば、前述した構造となっている
ため、第３図（ｄ） ＶＣ示す如く全面にＡｔを蒸着後
、・母ターニングを行なうことによって、開口部３２を
介してソース、ドレイン領域２９ 。
ため、第３図（ｄ） ＶＣ示す如く全面にＡｔを蒸着後
、・母ターニングを行なうことによって、開口部３２を
介してソース、ドレイン領域２９ 。
３０に接続する電極３３．３４を容易に形成し、素子の
微細化を図ることができる。したがって。
微細化を図ることができる。したがって。
従来の如き微細なＰＥＰ技術や７１１］工技術の開発を
必要とせず、プロセスの簡単化を図り、歩留りを向上で
きる。
必要とせず、プロセスの簡単化を図り、歩留りを向上で
きる。
また、 ｋＡのステッグカバレーノも良好で、断切れが
生じたり、エレクトロマイグーレーションなどの信頼性
が低下することを阻止できる。
生じたり、エレクトロマイグーレーションなどの信頼性
が低下することを阻止できる。
更に、開口部３２周辺は、従来と比べ段差が小さいため
、２層目の配線・ぐターンを微細に形成できる。
、２層目の配線・ぐターンを微細に形成できる。
なお、上記実施例では、電極取り出し開口部をダート電
極、残存ＣＮ’Ｄ −Ｓ ｉＯ２膜及びソース、ドレイ
ン領域の一部に対応するように開口したが、これに限定
されない。例えば、第５図に示すように、ケ゛−ト電極
・２．１の一部、残存ＣＶＤ −＄１０２膜２８′、ブ
ース、ドレイン領域２９．３０及びフィールド酸化膜２
２の一部に対応するように電極取り出し開口部４１を開
口してもよいし、あるいは第６図に示すように、２つの
電極取り出し開口部４２．４３を夫々ダート電極２５、
残存ＣＶＤ −Ｓ ｉ Ｏ２膜２８′及びソース、ドレ
イン領域２９．３０の一部に対応するように開口しても
よい。
極、残存ＣＮ’Ｄ −Ｓ ｉＯ２膜及びソース、ドレイ
ン領域の一部に対応するように開口したが、これに限定
されない。例えば、第５図に示すように、ケ゛−ト電極
・２．１の一部、残存ＣＶＤ −＄１０２膜２８′、ブ
ース、ドレイン領域２９．３０及びフィールド酸化膜２
２の一部に対応するように電極取り出し開口部４１を開
口してもよいし、あるいは第６図に示すように、２つの
電極取り出し開口部４２．４３を夫々ダート電極２５、
残存ＣＶＤ −Ｓ ｉ Ｏ２膜２８′及びソース、ドレ
イン領域２９．３０の一部に対応するように開口しても
よい。
以上詳述した如く本発明によれば、微細なＰＥＰ技術や
加工技術の負担を負わずに素子の微細化を図ってプロセ
スの簡単化１歩留りの向上を達成できるとともに、取出
し電極の断切れ阻止し、２層目の配線パターンの微細化
をなし得る等種々の効果を有する半導体装置を提供でき
るものである。
加工技術の負担を負わずに素子の微細化を図ってプロセ
スの簡単化１歩留りの向上を達成できるとともに、取出
し電極の断切れ阻止し、２層目の配線パターンの微細化
をなし得る等種々の効果を有する半導体装置を提供でき
るものである。
第１図は従来のＮｏＳ型トランジスタの断面図、第２図
は従来のＬＤＤ構造のＮｏＳ型トランジスタの断面図、
第３図（ａ）〜（φは本発明の一実施例にルド酸化膜、
２３・・・島領域、２４・・・ダート絶縁膜、２５−）
ｒ”−ト電極、２６１ ｅ ２６２，２７１１２７２−
・・不純物層、２ｓ 、 ｓ ｒ−ＣＶＤ−８ｉＯ２膜
、２ Ｂ’ ・・・残存ＣＶＤ −Ｓ ｉＯ２膜、２９
・７− ス領域。 ３０・・・ドレイン領域、３２・・・開口部、３３゜３
４・・・電極。
は従来のＬＤＤ構造のＮｏＳ型トランジスタの断面図、
第３図（ａ）〜（φは本発明の一実施例にルド酸化膜、
２３・・・島領域、２４・・・ダート絶縁膜、２５−）
ｒ”−ト電極、２６１ ｅ ２６２，２７１１２７２−
・・不純物層、２ｓ 、 ｓ ｒ−ＣＶＤ−８ｉＯ２膜
、２ Ｂ’ ・・・残存ＣＶＤ −Ｓ ｉＯ２膜、２９
・７− ス領域。 ３０・・・ドレイン領域、３２・・・開口部、３３゜３
４・・・電極。
Claims (2)
- （１）半導体基板表面の素子分離された島領域にソース
、ドレイン領域を有し、前記島領域上にダート絶縁膜を
介してダート電極を設けた半導体装置において、ソース
、ドレイン領域への電極取り出し開口部が少なくともゲ
ート部の一部にわたって形成されていることを特徴とす
る半導体装置。 - （２） ソース、ドレイン領域寄りのダート絶縁膜及び
ｆ−）電極の側壁に絶縁物を設けたことを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136966A JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136966A JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028272A true JPS6028272A (ja) | 1985-02-13 |
| JP2550302B2 JP2550302B2 (ja) | 1996-11-06 |
Family
ID=15187640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136966A Expired - Lifetime JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550302B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897606A (en) * | 1994-12-16 | 1999-04-27 | Yamaichi Electronics Co., Ltd. | Shock vibration storing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
-
1983
- 1983-07-27 JP JP58136966A patent/JP2550302B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897606A (en) * | 1994-12-16 | 1999-04-27 | Yamaichi Electronics Co., Ltd. | Shock vibration storing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550302B2 (ja) | 1996-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
| JPH1056178A (ja) | 自己整列隆起ソース／ドレインｍｏｓデバイス製造方法 | |
| US6337275B1 (en) | Method for forming a self aligned contact in a semiconductor device | |
| US5521113A (en) | Process for forming a butting contact through a gate electrode | |
| US6271075B1 (en) | Method of manufacturing semiconductor device which can reduce manufacturing cost without dropping performance of logic mixed DRAM | |
| EP0087472B1 (en) | Process for making electrical contact to semiconductor substrate regions | |
| JPS6028272A (ja) | 半導体装置 | |
| KR910009353B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100313543B1 (ko) | 플랫 롬 제조방법 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| US6867095B2 (en) | Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs | |
| US5952720A (en) | Buried contact structure | |
| KR100313786B1 (ko) | 반도체 메모리의 플러그 제조방법 | |
| JPH08288406A (ja) | 半導体装置及びその製造方法 | |
| JP3845238B2 (ja) | 半導体装置の製造方法 | |
| KR100281100B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR0175518B1 (ko) | 반도체 소자에서의 금속배선의 구조 및 그 제조 방법 | |
| JP2508782B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPS60224245A (ja) | 半導体装置の製造方法 | |
| JPS5861642A (ja) | 半導体装置及びその製造方法 | |
| JPH0661250A (ja) | 半導体装置の製造方法 | |
| JPH05218209A (ja) | 半導体装置及びその製造方法 | |
| JPS61185974A (ja) | 半導体装置の製造方法 | |
| JPH11330238A (ja) | 半導体装置の製造方法 |