JPH05267642A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05267642A JPH05267642A JP5864092A JP5864092A JPH05267642A JP H05267642 A JPH05267642 A JP H05267642A JP 5864092 A JP5864092 A JP 5864092A JP 5864092 A JP5864092 A JP 5864092A JP H05267642 A JPH05267642 A JP H05267642A
- Authority
- JP
- Japan
- Prior art keywords
- film
- diffusion layer
- gate electrode
- contact hole
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】拡散層上にコンタクト孔開孔時のエッチングダ
メージ低減及びアスペクト比緩和による配線のカバレッ
ジ改善。 【構成】半導体基板上にゲート酸化膜１０３形成後チャ
ネル領域部分以上のゲート酸化膜を除去し、ゲート電極
となるポリシリコン膜１０４を成長し、ゲートのパター
ニング時、拡散層領域で、金属配線とのコンタクトを形
成する部分にもポリシリコン膜を残す。層間絶縁膜１０
６成長後平坦化を行ない、ポリシリコン膜上にコンタク
ト孔１０７−１，…，を開孔する。
メージ低減及びアスペクト比緩和による配線のカバレッ
ジ改善。 【構成】半導体基板上にゲート酸化膜１０３形成後チャ
ネル領域部分以上のゲート酸化膜を除去し、ゲート電極
となるポリシリコン膜１０４を成長し、ゲートのパター
ニング時、拡散層領域で、金属配線とのコンタクトを形
成する部分にもポリシリコン膜を残す。層間絶縁膜１０
６成長後平坦化を行ない、ポリシリコン膜上にコンタク
ト孔１０７−１，…，を開孔する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に金属配線と下層の不純物拡散層とのコンタクト部の構
造に関する。
に金属配線と下層の不純物拡散層とのコンタクト部の構
造に関する。
【０００２】
【従来の技術】従来技術としては、図４に示す様に、シ
リコンチップ上にゲート電極４ａ１，４ａ２を形成後イ
オン注入により例えばＮ+ 型不純物拡散層５を形成し、
ＰＳＧ膜６などの層間絶縁膜を形成後、異方性エッチン
グによりコンタクト孔７を、Ｎ+ 型不純物拡散層５上お
よびゲート電極４ａ２上に形成している。
リコンチップ上にゲート電極４ａ１，４ａ２を形成後イ
オン注入により例えばＮ+ 型不純物拡散層５を形成し、
ＰＳＧ膜６などの層間絶縁膜を形成後、異方性エッチン
グによりコンタクト孔７を、Ｎ+ 型不純物拡散層５上お
よびゲート電極４ａ２上に形成している。
【０００３】コンタクト孔７の微細化により金属配線
（８）のカバレッジ低下対策としては、層間絶縁膜の薄
膜化、コンタクト孔のデーパエッチングが行なわれてい
る。又、不純物をドープしたポリシリコン膜、あるいは
高融点金属膜をＣＶＤ法で成長し、エッチングバックに
より、コンタクト孔をこのような材料で埋込んだり、Ｃ
ＶＤ法により選択的に、コンタクト孔部のシリコン上に
タングステンを成長して埋込み、平坦化を行なって、金
属配線のカバレッジ悪化を改善している。
（８）のカバレッジ低下対策としては、層間絶縁膜の薄
膜化、コンタクト孔のデーパエッチングが行なわれてい
る。又、不純物をドープしたポリシリコン膜、あるいは
高融点金属膜をＣＶＤ法で成長し、エッチングバックに
より、コンタクト孔をこのような材料で埋込んだり、Ｃ
ＶＤ法により選択的に、コンタクト孔部のシリコン上に
タングステンを成長して埋込み、平坦化を行なって、金
属配線のカバレッジ悪化を改善している。
【０００４】
【発明が解決しようとする課題】従来の技術では、コン
タクト孔を開孔する時、拡散層表面を異方性エッチング
時にたたくため、ダメージを受けたり重金属汚染による
接合漏れ電流の発生等の問題が生じる。又拡散層上と比
べゲート電極配線上では層間絶縁膜厚が薄くなっている
為、拡散層上まで、エッチングを行なうとゲート電極配
線上ではかなりオーバエッチングになっている。この
為、ゲート電極が薄くなり、コンタクト抵抗が高くなる
という問題がある。又、アスペクト比緩和手段として、
導電膜のエッチバックによる埋込みは、工程数の増加等
の問題が有る。タングステンの選択成長は、工程的には
簡単であるが、現状では拡散層における接合漏れ電流の
問題、又、下地の材料が異なる事で成長レートが異な
り、均一に埋込めないという問題があった。
タクト孔を開孔する時、拡散層表面を異方性エッチング
時にたたくため、ダメージを受けたり重金属汚染による
接合漏れ電流の発生等の問題が生じる。又拡散層上と比
べゲート電極配線上では層間絶縁膜厚が薄くなっている
為、拡散層上まで、エッチングを行なうとゲート電極配
線上ではかなりオーバエッチングになっている。この
為、ゲート電極が薄くなり、コンタクト抵抗が高くなる
という問題がある。又、アスペクト比緩和手段として、
導電膜のエッチバックによる埋込みは、工程数の増加等
の問題が有る。タングステンの選択成長は、工程的には
簡単であるが、現状では拡散層における接合漏れ電流の
問題、又、下地の材料が異なる事で成長レートが異な
り、均一に埋込めないという問題があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面部に形成された一対の不純物拡散層と
シリコン・ゲート電極またはポリサイド・ゲート電極と
を有するＭＯＳトランジスタと、前記不純物拡散層に接
続して設けられ、前記ゲート電極と同時に形成された導
電膜と、層間絶縁膜に設けられたコンタクト孔を介して
前記導電膜に接続する金属配線とを有するというもので
ある。
半導体基板の表面部に形成された一対の不純物拡散層と
シリコン・ゲート電極またはポリサイド・ゲート電極と
を有するＭＯＳトランジスタと、前記不純物拡散層に接
続して設けられ、前記ゲート電極と同時に形成された導
電膜と、層間絶縁膜に設けられたコンタクト孔を介して
前記導電膜に接続する金属配線とを有するというもので
ある。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）〜（ｄ）は本発明の一実施例に
ついて、その製造工程に沿って説明するための工程順断
面図である。
ついて、その製造工程に沿って説明するための工程順断
面図である。
【０００８】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１０１に通常の方法でフィールド酸化膜１０２
とゲート酸化膜１０３を形成する。ホトリソグラフィ技
術を用い、拡散層形成領域のゲート酸化膜１０３をエッ
チングにより除去したのち、リンをドープしたポリシリ
コン膜１０４を厚さ５００ｎｍ堆積し、熱処理を行な
い、図１（ｂ）に示すように、Ｎ+ 型不純物拡散層１０
５−１，１０５−２等を形成する。
コン基板１０１に通常の方法でフィールド酸化膜１０２
とゲート酸化膜１０３を形成する。ホトリソグラフィ技
術を用い、拡散層形成領域のゲート酸化膜１０３をエッ
チングにより除去したのち、リンをドープしたポリシリ
コン膜１０４を厚さ５００ｎｍ堆積し、熱処理を行な
い、図１（ｂ）に示すように、Ｎ+ 型不純物拡散層１０
５−１，１０５−２等を形成する。
【０００９】次に、ポリシリコン膜をパターニングし、
ゲート電極１０４ａ１，１０４ａ２等およびＮ+ 型不純
物拡散層上に導電膜１０４ｂ１，１０４ｂ２等を形成す
る。次に、図１（ｃ）に示すように、層間絶縁膜として
ＰＳＧ膜１０６を厚さ１μｍ程度堆積し、リフロー技術
により平坦化を行なう。
ゲート電極１０４ａ１，１０４ａ２等およびＮ+ 型不純
物拡散層上に導電膜１０４ｂ１，１０４ｂ２等を形成す
る。次に、図１（ｃ）に示すように、層間絶縁膜として
ＰＳＧ膜１０６を厚さ１μｍ程度堆積し、リフロー技術
により平坦化を行なう。
【００１０】次に、コンタクト孔１０７−１等をリソグ
ラフィ技術及び異方性エッチングによって形成する。こ
のとき、ポリシリコン膜がエッチング阻止層となるよ
う、エッチングガスを選ぶ。平坦部でＰＳＧ膜１０６の
厚さが１μｍの場合、ポリシリコン膜上では約５０ｎｍ
であるので、コンタクト孔形成時に不必要にポリシリコ
ン膜がエッチング・ガスにさらされている状態を避ける
ことができる。従って、前述したコンタクト抵抗の増大
は生じない。更に、Ｎ+ 型不純物拡散層１０５−１等が
エッチング・ガスにさらされることはないので、接合漏
れ電流が増加することはない。又、コンタクト孔のアス
ペクト比も孔の深さが０．５μｍとなっている為、従来
と比べ、約１／２に緩和できる。このような種々の効果
は、工程数の増加を伴なわずにもたらされる。続いて、
アルミニウム配線１０７−１〜１０７−３等を形成す
る。
ラフィ技術及び異方性エッチングによって形成する。こ
のとき、ポリシリコン膜がエッチング阻止層となるよ
う、エッチングガスを選ぶ。平坦部でＰＳＧ膜１０６の
厚さが１μｍの場合、ポリシリコン膜上では約５０ｎｍ
であるので、コンタクト孔形成時に不必要にポリシリコ
ン膜がエッチング・ガスにさらされている状態を避ける
ことができる。従って、前述したコンタクト抵抗の増大
は生じない。更に、Ｎ+ 型不純物拡散層１０５−１等が
エッチング・ガスにさらされることはないので、接合漏
れ電流が増加することはない。又、コンタクト孔のアス
ペクト比も孔の深さが０．５μｍとなっている為、従来
と比べ、約１／２に緩和できる。このような種々の効果
は、工程数の増加を伴なわずにもたらされる。続いて、
アルミニウム配線１０７−１〜１０７−３等を形成す
る。
【００１１】図２は本発明の第２の実施例を示す断面図
である。ＣＭＯＳでゲート電極にタングステンポリサイ
ドを用いた場合の例である。
である。ＣＭＯＳでゲート電極にタングステンポリサイ
ドを用いた場合の例である。
【００１２】Ｎ型シリコン基板２１１にＰウェル２１
２，フィールド酸化膜２１３を形成し、ノンドープ・ポ
リシリコン膜，タングステンシリサイド膜２１８を順次
に堆積したのちパターニングを行なう。次にＮチャネル
部にはＡｓをイオン注入し、Ｎ+ 型不純物拡散層２１５
を形成する。このとき、ノンドープ・ポリシリコン膜に
ＡｓがドープされてＮ+ 型ポリシリコン膜２１６とな
る。同様にＰチャネル部にはＢをイオン注入する事によ
りＰ+ 型不純物拡散層２１４を形成する。このとき、ノ
ンドープ・ポリシリコン膜にＢがドープされＰ+ 型ポリ
シリコン膜２１７となる。続いてＰＳＧ膜２１９を形成
し、平坦化を行ないコンタクト孔を開孔し、アルミニウ
ム配線２２０を形成する。
２，フィールド酸化膜２１３を形成し、ノンドープ・ポ
リシリコン膜，タングステンシリサイド膜２１８を順次
に堆積したのちパターニングを行なう。次にＮチャネル
部にはＡｓをイオン注入し、Ｎ+ 型不純物拡散層２１５
を形成する。このとき、ノンドープ・ポリシリコン膜に
ＡｓがドープされてＮ+ 型ポリシリコン膜２１６とな
る。同様にＰチャネル部にはＢをイオン注入する事によ
りＰ+ 型不純物拡散層２１４を形成する。このとき、ノ
ンドープ・ポリシリコン膜にＢがドープされＰ+ 型ポリ
シリコン膜２１７となる。続いてＰＳＧ膜２１９を形成
し、平坦化を行ないコンタクト孔を開孔し、アルミニウ
ム配線２２０を形成する。
【００１３】図３は第３の実施例を示す断面図である。
【００１４】第１の実施例と同時にコンタクト孔形成
後、ＣＶＤ法で、選択的にコンタクト孔にタングステン
膜３０９を成長させる。コンタクト孔の底部には、ポリ
シリコン膜（３０４）が露出し、かつ全てのコンタクト
孔の深さもほぼ同じである為、ほぼ均一に、タングステ
ン膜を埋め込むことができる。又、直接不純物拡散層上
にタングステン膜を成長しない為、不純物拡散層の漏れ
電流低減の効果がある。
後、ＣＶＤ法で、選択的にコンタクト孔にタングステン
膜３０９を成長させる。コンタクト孔の底部には、ポリ
シリコン膜（３０４）が露出し、かつ全てのコンタクト
孔の深さもほぼ同じである為、ほぼ均一に、タングステ
ン膜を埋め込むことができる。又、直接不純物拡散層上
にタングステン膜を成長しない為、不純物拡散層の漏れ
電流低減の効果がある。
【００１５】
【発明の効果】以上説明したように本発明は、不純物拡
散層上にゲート電極と同時に形成される導電膜を設けた
ので、不純物拡散層上でのコンタクト孔のアスペクト比
の緩和、及びコンタクト開孔時異方性エッチングにより
直接不純物拡散層をたたかない為、ダメージ，汚染等に
よる漏れ電流の低減の効果がある。又、不純物拡散層上
とゲート電極上の多層絶縁膜厚も同じである為、従来の
コンタクト開孔時膜厚差によりゲート電極上がオーバー
エッチングとなり、配線とのコンタクト抵抗が増大する
問題も解消できる。又、選択ＣＶＤ法によりタングステ
ン膜を成長させてもコンタクト孔の下地の材料が同一
で、コンタクト孔の深さも同一の為、均一にコンタクト
孔を埋込む事ができ、金属配線とのコンタクトを均一化
できるという効果も有する。
散層上にゲート電極と同時に形成される導電膜を設けた
ので、不純物拡散層上でのコンタクト孔のアスペクト比
の緩和、及びコンタクト開孔時異方性エッチングにより
直接不純物拡散層をたたかない為、ダメージ，汚染等に
よる漏れ電流の低減の効果がある。又、不純物拡散層上
とゲート電極上の多層絶縁膜厚も同じである為、従来の
コンタクト開孔時膜厚差によりゲート電極上がオーバー
エッチングとなり、配線とのコンタクト抵抗が増大する
問題も解消できる。又、選択ＣＶＤ法によりタングステ
ン膜を成長させてもコンタクト孔の下地の材料が同一
で、コンタクト孔の深さも同一の為、均一にコンタクト
孔を埋込む事ができ、金属配線とのコンタクトを均一化
できるという効果も有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明に使用するための
（ａ）〜（ｄ）に分図して示す工程順断面図である。
（ａ）〜（ｄ）に分図して示す工程順断面図である。
【図２】本発明の第２の実施例の説明に使用する断面図
である。
である。
【図３】本発明の第３の実施例の説明に使用する断面図
である。
である。
【図４】従来の技術の説明に使用する断面図である。
１，１０１，３０１ Ｐ型シリコン基板 ２，１０２，３０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 １０４ ポリシリコン膜 ４ａ１，４ａ２，１０４ａ１，１０４ａ２ ポリシリ
コン・ゲート電極 １０４ｂ１，１０４ｂ２ 導電膜 ５，１０５−１，１０５−２，３０５ Ｎ+ 型不純物
拡散層 ６，１０６，３０６ ＰＳＧ膜 ７，１０７−１〜１０７−３ コンタクト孔 ８，１０８−１〜１０８−３，３０８ アルミニウム
配線 ３０９ タングステン膜 ２１１ Ｎ型シリコン基板 ２１２ Ｐウェル ２１３ フィールド酸化膜 ２１４ Ｐ+ 型不純物拡散層 ２１５ Ｎ+ 型不純物拡散層 ２１６ Ｎ+ 型ポリシリコン膜 ２１７ Ｐ+ 型ポリシリコン膜 ２１８ タングステンシリサイド膜 ２１９ ＰＳＧ膜 ２２０ アルミニウム膜
コン・ゲート電極 １０４ｂ１，１０４ｂ２ 導電膜 ５，１０５−１，１０５−２，３０５ Ｎ+ 型不純物
拡散層 ６，１０６，３０６ ＰＳＧ膜 ７，１０７−１〜１０７−３ コンタクト孔 ８，１０８−１〜１０８−３，３０８ アルミニウム
配線 ３０９ タングステン膜 ２１１ Ｎ型シリコン基板 ２１２ Ｐウェル ２１３ フィールド酸化膜 ２１４ Ｐ+ 型不純物拡散層 ２１５ Ｎ+ 型不純物拡散層 ２１６ Ｎ+ 型ポリシリコン膜 ２１７ Ｐ+ 型ポリシリコン膜 ２１８ タングステンシリサイド膜 ２１９ ＰＳＧ膜 ２２０ アルミニウム膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｄ 7735−4Ｍ 21/336 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (2)
- 【請求項１】 半導体基板の表面部に形成された一対の
不純物拡散層とシリコン・ゲート電極またはポリサイド
・ゲート電極とを有するＭＯＳトランジスタと、前記不
純物拡散層に接触して設けられ、前記ゲート電極と同時
に形成された導電膜と、層間絶縁膜に設けられたコンタ
クト孔を介して前記導電膜に接続する金属配線とを有す
ることを特徴とする半導体装置。 - 【請求項２】 コンタクト孔を埋める高融点金属膜を介
して導電膜と金属配線とが接続されている請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5864092A JPH05267642A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5864092A JPH05267642A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267642A true JPH05267642A (ja) | 1993-10-15 |
Family
ID=13090183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5864092A Pending JPH05267642A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087693A (en) * | 1994-07-11 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced stepped portions |
-
1992
- 1992-03-17 JP JP5864092A patent/JPH05267642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087693A (en) * | 1994-07-11 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with reduced stepped portions |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |