JP3485256B2 - ケイ化物層を含む半導体構造とその製造方法 - Google Patents

ケイ化物層を含む半導体構造とその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、半導体デバ
イスの端子の、上部銅配線レベルへの接着を増強する方
法に関するものである。
【０００２】
【従来の技術】従来のシステムは、介在するケイ化銅層
の接着により、窒化シリコンの、内部銅配線表面への接
着を改善している。たとえば、本明細書に参照として添
付されているフィリピアク（Filipiak）他の米国特許第
５，４４７，８８７号明細書（以後「フィリピアク特
許」と称する）に記載されているように、半導体デバイ
ス内の内部レベルの接続は、介在するケイ化銅層により
改善される。
【０００３】このケイ化物層は、従来の方法ではプラズ
マ強化化学気相付着（ＰＥＣＶＤ）反応チェンバ内で、
プラズマがない状態でシラン（ＳｉＨ4）を導入するこ
とにより形成される。シランは露出した銅の表面と反応
してケイ化銅を生成する。十分な厚みのケイ化銅が生成
した後、プラズマを発生させ、ガスを反応チェンバに導
入して、ケイ化銅の層を含む装置の上に窒化シリコンを
付着させる。介在するケイ化銅の層は、窒化シリコンと
銅との間の接着層として機能する。
【０００４】フィリピアクは、約１００オングストロー
ム（１００Å）の厚みのケイ化物層で、窒化物と銅との
接着を十分に増大すると教示している。さらに具体的に
は、フィリピアクは、原則として、ケイ化物の層の厚み
は銅の厚み全体の１０％を超えるべきではないと説明し
ている。ケイ化物の層の厚みを銅の厚み全体の１０％未
満に制限する理由は、ケイ化物が銅の抵抗率を低下させ
るためである。一般にケイ化物の層は、銅の相互接続全
体の厚みの１０％を超えるべきではないが、フィリピア
クは、１００Å未満、または銅の厚み全体の２％未満で
も、後にＰＥＣＶＤにより付着させた窒化シリコン皮膜
の銅部材への接着を十分改善することを示している。
【０００５】しかし、フィリピアクの方法では、具体的
には十分な被覆率または均一性が得られず、端子層が最
終メタライゼーション（ＬＭ）層への接続を維持するの
に十分な接着強度が得られないために、この方法は限定
される。下記に記載する本発明は、上記の問題を解決す
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、最終
メタライゼーション層と、その上に形成される絶縁層お
よび端子層との接続が強化された信頼性の高い半導体デ
バイス構造、およびその製造方法を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は、露出した最終
メタライゼーション（ＬＭ）層を有する構造を形成し、
この最終メタライゼーション層を洗浄し、最終メタライ
ゼーション層の上にケイ化物を生成させ、このケイ化物
上に端子を形成する工程を有する、半導体構造を形成す
る方法を提供する。
【０００８】最終メタライゼーション層は銅でよい。洗
浄は、最終メタライゼーション層にアンモニア・プラズ
マおよび水素プラズマのいずれかを供給することにより
行う。ケイ化物は、最終メタライゼーション層の上部１
０％〜２０％に生成する。端子の形成には、ケイ化物に
電気的に接続された鉛・スズはんだ端子の形成を含む。
端子の形成は、ケイ化物に物理的に接続する窒化シリコ
ン層を形成することにより行う。窒化シリコン層は、ケ
イ化物と直接電気的に接触させるための開口を有する。
この構造は、窒化シリコン層上の絶縁層を含む。
【０００９】この半導体デバイスは、少なくとも２層の
相互接続メタラジー（metallurgy）を有し、実質的にケ
イ化物を含有しない第１のレベルのメタラジーと、接着
パッドを有する最上層のメタラジーとを含み、最上層の
上にケイ化された表面を有する。相互接続メタラジーは
銅である。ケイ化された表面を形成する前に、最上層を
アンモニア・プラズマおよび水素プラズマのいずれかを
供給して洗浄を行う。ケイ化された表面は、最上層の厚
みの上部１０％〜２０％を構成する。この半導体デバイ
スはさらに、ケイ化された表面に電気的に接続した鉛・
スズはんだ端子の１個を有する。窒化シリコン層は、ケ
イ化物に接続され、ケイ化された表面に直接電気的に接
触することのできる開口を有する。
【００１０】本発明は、最終メタライゼーション層の上
に、一般に最終メタライゼーション層の厚みの、少なく
とも１０〜２０％のケイ化物層を形成することにより、
このようなはく離を減少させる。この広範なケイ化物の
形成は、上述の銅／窒化物の接着の問題を解決するため
に必要である。また、最終メタライゼーション層は非常
に厚いメタラジーで構成されているため、抵抗率の変動
（shift）に対する感度が実質的に低く、したがって従
来のケイ化銅（ＣｕＳｉ）系にみられた抵抗率の問題が
回避される。本発明により改善された表面被覆率によ
り、ＬＭ層形成における厚みパーセント当たりの抵抗率
の変動を少なくすることができる。
【００１１】
【発明の実施の形態】上述のように、内部銅配線と隣接
する絶縁層との接着を改善するための従来の方法では、
最終メタライゼーション（ＬＭ）層上の端子層（たとえ
ばＣ４層）の十分な信頼性が得られない。本発明は、露
出した銅配線層を洗浄し、ケイ化物層の厚みを１０％以
上増大させることによりこの問題を解決する。
【００１２】最終メタライゼーション層が、構造中の他
のメタライゼーション層よりも高いレベルの、異なる形
態の応力を受けるため、最終メタライゼーション層の接
着に特別な問題がある。たとえば、最終メタライゼーシ
ョン層はしばしば、外部構造への電気的、物理的接続を
行うのに使用するはんだボール端子層に物理的に接続さ
れる。外部構造は（物理的運動により）異なる動きを
し、高レベルの応力（せん断力を含む）を最終メタライ
ゼーション層に与える傾向のある、異なる熱膨張係数を
有することがある。したがって、最終メタライゼーショ
ン層からの窒化シリコンのはく離は、半導体構造内のは
く離より一般的である。この問題の従来の解決方法は、
追加のマスキング・レベルを形成し、銅以外の追加の層
をパターン形成して銅とＬＭ窒化物との間の応力を減少
させる。これらの解決方法は高価で、かなりのサイクル
時間を要し、ＬＭのはく離の原因となる弱いＣｕ・窒化
物境界面を直接解決する方法とはならない。
【００１３】本発明は、一般にＬＭ層の厚みの少なくと
も１０〜２０％まで、最終メタライゼーション層上にケ
イ化物層を形成することにより、このようなはく離を減
少させる。このように広範にケイ化物を形成すること
は、上述のＣｕと窒化物との接着の問題を解決するた
め、ＬＭレベルにおいて必要である。また、最終メタラ
イゼーション層は一般に、非常に厚いメタラジーで構成
され、したがって抵抗率の変動に対する感度が低い。こ
のように、本発明によれば、従来のケイ化銅（ＣｕＳ
ｉ）系にみられる抵抗率の問題が回避される。本発明に
より改善された表面被覆率により、ＬＭ層形成における
厚みパーセント当たりの抵抗率の変動を少なくすること
ができる。
【００１４】図１を参照すると、半導体デバイスの最終
メタライゼーション層の断面が示されている。具体的に
は、図１は、ここで示した構造を下層の配線層から絶縁
する二酸化シリコン層などの絶縁層１０を示す。絶縁層
１０の中には、配線パターン１１が配置されている。た
とえば、配線パターン１１は銅または他の類似する導電
性材料で構成される。
【００１５】本発明の重要な点は、配線パターン１１が
半導体構造の最終メタライゼーション（ＬＭ）層である
ことである。当業者には周知であるように、最終メタラ
イゼーション層は下層のメタライゼーション層よりかな
り厚いことが多い。最終メタライゼーション層が他のメ
タライゼーション層より厚いことにより、抵抗率の増大
に付随する不利益を生じることなく、厚いケイ化物層を
形成することができる。
【００１６】最終メタライゼーション層１１の側面およ
び底面は、タンタルまたは窒化タンタルなどの導体１２
により、絶縁体１０から分離されている。
【００１７】下層の構造および絶縁体１０、最終メタラ
イゼーション層１１および導電層１２は、当業者に周知
の方法を用いて形成される。たとえば、開口のパターン
は、従来のリソグラフィおよびエッチング技術を用い
て、絶縁体１０中に形成することができる。次にリソグ
ラフィ法で形成した開口を、スパッタリング、化学気相
付着（ＣＶＤ）、その他周知の付着法など、従来の付着
法を用いて、ライナ１２でライニングされる。次にフォ
トリソグラフィ・マスクを、配線開口内のライナ１２だ
けを残して除去することができる。次に、たとえば化学
気相付着、スパッタリング、または他の類似のメタライ
ゼーション法を用いて、開口を導電性材料１１により充
てんする。次にこの構造を平坦化して、後の加工に備え
る。
【００１８】本発明では、次に露出した導電体１１の表
面を洗浄する。たとえば、導電体１１の表面は、アンモ
ニア（ＮＨ3）または水素（Ｈ2）プラズマ強化化学気相
付着（ＰＥＣＶＤ）法など、どのような周知の洗浄法を
用いても洗浄することができる。プラズマは、４５０Ｗ
〜５５０Ｗの範囲内の電力を使用して供給することがで
きる。この場合、ＮＨ3の流速は標準状態で約２７００
ｍｌ／分、Ｎ2の流速は標準状態で約８００ｍｌ／分、
圧力２．６トル、温度４００℃で１０秒間供給する。代
替方法として、高密度プラズマ（ＨＤＰ）リアクタ中
で、電力４５００Ｗ、Ｈ2の流速は標準状態で約４００
ｍｌ／分、圧力６ミリトル、温度０℃〜３６５℃で４０
秒間、導体１１の表面を洗浄してもよい。
【００１９】洗浄により、前の工程およびブロックＣｕ
Ｓｉの生成の間に、導体１１上に生成する可能性のある
どのような酸化物も除去され、また導体１１上に付着す
る可能性のあるどのような汚染物質も除去される。洗浄
処理により、従来のケイ化物法でよくみられたケイ化物
の島の形成が減少または排除される。したがって、本発
明により生成するケイ化物は、従来のケイ化銅構造より
均一であり、良好な接着が得られる。
【００２０】次に、同じチェンバ中で、または導体１１
の上面を清浄に保つために真空が維持されるなら他のチ
ェンバに移して、導体１１の上部をケイ化させる。ケイ
化物層１３は、従来のケイ化物法を用いて形成する。た
とえば、窒素を標準状態で１５００ｍｌ／分、ＳｉＨ4
を標準状態で１５〜１８０ｍｌ／分の流速で、圧力を
２．６トル、温度を約４００℃としたチェンバに流す。
処理は導体層１１上にケイ化物層１３が形成するのに十
分な時間（０〜１８０秒）続ける。相対的な厚みに関し
ては、最終メタライゼーション層１１は８０００Å、ケ
イ化物層１３は約１０００Åとすることができる。
【００２１】当業者に周知のように、導体をケイ化する
には各種の方法を利用することが可能であり、前記は例
を示したにすぎない。上述のように、本発明により従来
知られていた１０％の限度より厚いケイ化物を生成する
ことができるが、最終メタライゼーション層１１は下層
の構造中のメタライゼーション層よりもかなり厚いた
め、抵抗率の問題は回避することができる。
【００２２】さらに、ケイ化物を生成する前に最終メタ
ライゼーション層１１の上部を洗浄することにより、ケ
イ化物生成の反応速度は大幅に改善される。また、洗浄
によりケイ化物生成または表面変化の均一性を高める。
この洗浄は、どのようなケイ化物生成にも利点がある
が、銅を適用したＬＭレベルを良好に集積できる比較的
厚いＣｕＳｉの生成に必要である。
【００２３】しかし、本発明の洗浄の態様は、最終メタ
ライゼーションに限定されるものではない。したがっ
て、埋め込み配線層であっても、ケイ化物生成の前に行
う本発明の洗浄処理による利点がある。換言すれば、本
発明のこの態様は、接着を改善し、構造中のすべてのケ
イ化した配線層がはく離するのを減少させる。
【００２４】次に、一連の絶縁層を、ケイ化した層１３
の上に形成する。具体的には、窒化シリコンＳｉ3Ｎ4な
どの、Ｃｕ拡散バリアとして機能する絶縁層１４を、周
知の従来の方法を用いて、特定の用途に必要な厚みに形
成する。たとえば、窒化シリコン層１４は、約７００Å
の厚みに形成することができる。本発明によれば、銅と
窒化物とが互いに有する接着強度より大きい接着強度
が、銅に対しても窒化物に対しても得られる界面層（１
３）が形成されるため、窒化シリコン層１４と銅１１と
の接着が改善される。
【００２５】同様に二酸化シリコン１５および追加の窒
化シリコン層１６などの、追加の絶縁層を、絶縁層１４
の上に形成する。次に、ポリイミド層１７を形成して、
チップを機械的に保護する。次にこの構造を周知の方法
および技術を用いてパターン形成する。開口を周知の従
来の方法を用いて、導電性材料１８により再びライニン
グする。次に、外部装置と端子接続を行うための、大き
い導電性端子１９（Ｃ４レベルの接点）を、鉛（Ｐｂ）
またはスズ（Ｓｂ）のソルダ・ボールを使用して形成す
る。
【００２６】上述の方法をフローチャートの形で図２に
示す。具体的には、項目２０で最終メタライゼーション
層１１を形成する。次に、項目２１に示すように、最終
メタライゼーション層１１を洗浄する。続いて、最終メ
タライゼーション層１１の上部を利用して厚いケイ化物
層１３を形成する。最後に、項目２３に示すように、ケ
イ化物１３の上に端子構造１９を形成する。
【００２７】上述のように、最終メタライゼーション層
は従来のシステムでは解決できなかったはく離の問題を
有する。本発明は、最終メタライゼーション層を洗浄
し、厚いケイ化物を最終メタライゼーション層の上に形
成することにより、これらの問題を解決する。したがっ
て、本発明は、製造コストを大幅に増大したり、製造工
程を変更したりすることなく、従来のシステムより耐久
性があり、信頼性が高い構造を製造することができる。
【００２８】さらに、ケイ化物生成前に導体を洗浄する
ために導入したプラズマ処理により、整合性（conformi
ty）が良好となり、従来のケイ化物系の集積性（integr
atability）を高める、魅力のある反応機構を開始させ
る。さらに、連続性の高い自己整合層を形成することに
より、従来の系と比較して電気泳動が改善される。本発
明はまた、窒化物と銅との界面の連続性を改善すること
により、Ｃｕのボイドの形成を抑制する。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）露出した最終メタライゼーション層
を有する構造を形成するステップと、前記最終メタライ
ゼーション層を洗浄するステップと、前記最終メタライ
ゼーション層の上にケイ化物を生成するステップと、前
記ケイ化物上に端子を形成するステップとを含む、半導
体構造を形成する方法。 （２）前記最終メタライゼーション層が銅を含む、上記
（１）に記載の方法。 （３）前記洗浄ステップが、前記最終メタライゼーショ
ン層にアンモニア・プラズマと水素プラズマのどちらか
一方を付与するステップを含む、上記（１）に記載の方
法。 （４）前記ケイ化物を生成するステップが、前記最終メ
タライゼーション層の厚みの上部１０％〜２０％に前記
ケイ化物を生成するステップを含む、上記（１）に記載
の方法。 （５）前記端子を形成するステップが、前記ケイ化物に
電気的に接続した鉛・スズはんだ端子の１個を形成させ
ることにより行う、上記（１）に記載の方法。 （６）前記端子を形成するステップが、前記ケイ化物と
電気的に直接接触させる開口を有し、前記ケイ化物に物
理的に接続した窒化シリコン層を形成させるステップを
含む、上記（１）に記載の方法。 （７）前記窒化シリコン層の上にさらに絶縁層を形成す
るステップを含む、上記（６）に記載の方法。 （８）露出した最終メタライゼーション層を有する構造
を形成するステップと、前記最終メタライゼーション層
を洗浄するステップと、前記最終メタライゼーション層
の上にケイ化物を生成させるステップと、前記ケイ化物
への接合構造体を形成するステップとを含む、接点を形
成する方法。 （９）前記最終メタライゼーション層が銅を含む、上記
（８）に記載の方法。 （１０）前記洗浄ステップが、前記最終メタライゼーシ
ョン層にアンモニア・プラズマと水素プラズマのどちら
か一方を付与するステップを含む、上記（８）に記載の
方法。 （１１）前記ケイ化物を生成するステップが、前記最終
メタライゼーション層の厚みの上部１０％〜２０％に前
記ケイ化物を生成するステップを含む、上記（８）に記
載の方法。 （１２）前記接合構造体を形成するステップが、前記ケ
イ化物に電気的に接続した鉛・スズはんだ端子の１個を
形成させるステップを含む、上記（８）に記載の方法。 （１３）前記接合構造体を形成するステップが、前記ケ
イ化物と電気的に直接接触させる開口を有し、前記ケイ
化物に物理的に接続した窒化シリコン層を形成させるス
テップを含む、上記（８）に記載の方法。 （１４）前記窒化シリコン層の上にさらに絶縁層を形成
するステップを含む、上記（１３）に記載の方法。 （１５）相互接続メタラジーを有する半導体デバイスで
あって、実質的にケイ化物を含有しない第１層のメタラ
ジーと、接着パッドを有し、ケイ化させた表面を有する
最上層のメタラジーとを有する半導体デバイス。 （１６）前記相互接続メタラジーが銅を含む、上記（１
５）に記載の半導体デバイス。 （１７）前記ケイ化させた表面を形成する前に、アンモ
ニア・プラズマおよび水素プラズマのいずれかを供給し
て前記最上層を洗浄する、上記（１５）に記載の半導体
デバイス。 （１８）前記ケイ化させた表面が、前記最上層の厚みの
上部１０％〜２０％を構成する、上記（１５）に記載の
半導体デバイス。 （１９）前記ケイ化させた表面に電気的に接続した鉛・
スズはんだ端子の１個をさらに有する、上記（１５）に
記載の半導体デバイス。 （２０）前記ケイ化物に物理的に接続し、前記ケイ化さ
せた表面と電気的に直接接触させる開口を有する窒化シ
リコン層をさらに有する、上記（１９）に記載の半導体
デバイス。
【図面の簡単な説明】
【図１】最終メタライゼーション層と、端子接続とを含
む半導体デバイスの部分を示す略断面図である。
【図２】本発明の好ましい方法を示すフロー・ダイアグ
ラムである。
【符号の説明】
１０ 絶縁層 １１ 配線パターン １２ 導電層 １３ ケイ化物層 １４ 絶縁層 １５ 絶縁層 １６ 絶縁層 １７ ポリイミド層 １８ 導電性材料 １９ 端子
フロントページの続き (72)発明者 マーガレット・エル・ギブソン アメリカ合衆国05490 バーモント州ア ンダーヒル アイリッシュ・セトルメン ト・ロード 218 (72)発明者 ローン・セリアンニ アメリカ合衆国05468 バーモント州ミ ルトン サークル・ロード 84 (72)発明者 エリック・ジェイ・ホワイト アメリカ合衆国05445 バーモント州シ ャーロット ライン・ドライブ 210 (56)参考文献 特開 平１−151247（ＪＰ，Ａ) 特開 平９−321045（ＪＰ，Ａ) 特開 平９−17790（ＪＰ，Ａ) 特開2000−58544（ＪＰ，Ａ) 特開2000−150517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/60

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】相互接続のための最終の銅配線層を有する
    半導体デバイスにおいて、前記銅配線層の表面から、前
    記銅配線層の厚みの１０％〜２０％迄の部分が、ケイ化
    銅層にされてなり、前記銅配線層上に、前記ケイ化銅層に物理的に接続され
    た、前記ケイ化銅表面との直接的且つ電気的な接触のた
    めの開口を有する窒化シリコン層を有する、 ことを特徴とする半導体デバイス。
  2. 【請求項２】前記ケイ化銅表面と、前記開口の導電性ラ
    イニングを介して電気的に接続された鉛・スズはんだ端
    子の１個をさらに有する、請求項１記載の半導体デバイ
    ス。
  3. 【請求項３】前記銅配線層の側面及び底面が、導体によ
    り絶縁体から分離されている、請求項１または２記載の
    半導体デバイス。
  4. 【請求項４】前記窒化シリコン層上に、さらに絶縁層を
    有することを特徴とする請求項１〜３のいずれか１項に
    記載の半導体デバイス。
  5. 【請求項５】露出した最終メタライゼーション層を有す
    る構造を形成するステップと、 前記メタライゼーション層を洗浄するステップと、 前記メタライゼーション層の上部において、前記メタラ
    イゼーション層の厚みの１０％〜２０％の厚みで、ケイ
    化物層を生成するステップと、 前記ケイ化物層上に端子を形成するステップと、 を含む、半導体構造を形成する方法。
  6. 【請求項６】前記最終メタライゼーション層が銅を含
    む、請求項５に記載の方法。
  7. 【請求項７】前記洗浄ステップが、前記メタライゼーシ
    ョン層にアンモニア・プラズマと水素プラズマのどちら
    か一方を付与するステップを含む、請求項５に記載の方
    法。
  8. 【請求項８】前記端子を形成するステップが、前記ケイ
    化物層に電気的に接続した鉛・スズはんだ端子の１個を
    形成させることにより行う、請求項５に記載の方法。
  9. 【請求項９】前記端子を形成するステップが、前記ケイ
    化物層と電気的に直接接触させるための開口を有し、且
    つ、前記ケイ化物層に物理的に接続した窒化シリコン層
    を形成させるステップを含む、請求項５に記載の方法。
  10. 【請求項１０】前記窒化シリコン層の上にさらに絶縁層
    を形成するステップを含む、請求項５に記載の方法。
  11. 【請求項１１】請求項１〜４のいずれか１項に記載の半
    導体デバイスを用いて、接点を形成する方法。
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