KR0164441B1 - 멀티 레벨 상호 접속 구조를 가진 반도체 장치 - Google Patents

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Abstract

반도체 장치는 관통홀의 내벽과 직접 접촉한 상태로 미세 관통홀내의 실리콘 관통 플러그를 포함한다. 금속 규화물막은 상호 접촉층과 실리콘 플러그 사이 뿐만 아니라 기판내에 형성된 전도층과 실리콘 플러그 사이에 형성된다. 미세 관통홀내에 형성된 형상 결함과 과잉 응력은 대부분 측벽상에 금속층 또는 금속 규화물막 없이 실리콘 플러그내에 충전된다. 금속 규화물막은 규화 반응을 통한 열처리에 의해 형성된다.

Description

멀티-레벨 상호 접속 구조를 가진 반도체 장치
제1a도 내지 제1d도는 제 1 종래 반도체 장치내의 규화물 전극 구조의 단면도.
제2a도 내지 제2e도는 제 2 종래 반도체 장치내의 규화물 전극 구조의 단면도.
제3a도 내지 제3e도는 제 3 종래 반도체 장치내의 규화물 콘택트 전극과 상호 접속구조의 단면도.
제4a도 내지 제4e도는 제 4 종래 반도체 장치내의 규화물 전극 구조의 단면도.
제5도는 본 발명의 실시예에 따른 반도체 장치내의 규화물 콘택트 전극과 상호 접속구조의 단면도.
제6a도 내지 제6e도는 제5도에 도시한 구조를 제조하기 위한 제1 방법의 단면도.
제7a도 내지 제7f도는 제5도에 도시한 구조를 제조하기 위한 제2 방법의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 전도층
5 : 층간 절연막
[발명의 배경]
[발명의 분야]
본 발명은 반도체 장치, 특히, 멀티-레벨 상호 접속 구조를 가지는 반도체 장치에 관한 것이다.
[관련기술의 설명]
금속층의 규화기술이 전도층 자체의 저항률이든지 또는 콘택트 플러그와 전도층 사이의 콘택트 저항을 감소하는데 적용할 수 있다는 것을 알려져 있다. 제1a도 내지 제1d도는 금속 규화물 구조를 형성하는 연속 단계를 도시한 제 1 종래 반도체 장치의 단면도를 도시한다.
반도체 장치는 제1a도에 도시한 바와 같이, P 형 실리콘 기판(1), 기판(1)의 주면(main surface)상에 형성된 필드 산화막(2)과 게이트 산화막(3)을 가진다.
N 형 도판트는 기판(1)의 주면내에 들어가서 전도층(4)을 형성한다. 예를 들어 티타늄막과 같은 금속층(6)이 제1b도에 도시한 바와 같이 기판(1)의 주면상에 증착되면, 게이트 산화막(3)은 기판으로 부터 자체 정렬 방식으로 제거된다. 그리고나서, 금속 규화물인 상호접속 층(8)은 제1c도에 도시한 바와 같이 금속층(6)으로 부터 N 형 전도층상에 열처리에 의해 형성된다. 반응되지 않은 티타늄 잔류물(6a)은 필드 산화막(2)의 표면으로부터 제거되어 제1d도에 도시한 바와 같이 최종 금속 규화물 구조를 형성한다.
한편, 멀티 레벨 상호접속 층 사이의 상호접속 층으로써 금속 규화물막을 사용하는 장치중에는, 규화 반응을 포함하는 방법으로 형성된 금속 규화물 구조를 가지는 제 2 종래 반도체 장치가 제2a도 내지 제2e도에 도시한 바와 같이 일본 특허 공개 공보 제 91-234062 호에 기재되어 있다. N 형 전도층(4)은 제2a도에 도시한 바와 같이, 필드 산화막(2)과 게이트 산화막(3)이 형성되는 실리콘 기판(1)의 주면상에 형성된다. 예를 들어 티타늄막과 같은 금속층이 주면을 덮도록 증착되면, 주면으로부터 게이트 산화막(3)이 제2b도에 도시한 바와 같이 자체 정렬방식으로 제거된다. 그리고나서, 실리콘 층(7)은 주면을 덮도록 증착되고 제2c도에 도시한 바와 같이 국부 상호 접속을 위한 영역외의 영역으로 부터 벗어나 선택적으로 제거된다. 그리고나서 열처리가 실행되어 N 형 전도층(4), 금속층(6) 및 실리콘 층(7) 사이에서 규화반응을 일으켜, 제2d도에 도시한 바와 같은 규화물막인 상호접속 층(8)을 형성한다. 반응되지 않은 티타늄 잔류물(6a)의 제거는 제2e도에 도시한 바와 같이, 전도층(4)을 위한 규화단계와 국부 상호 접속의 형성을 완성한다.
제3a도 내지 제3e도와 제4a도 내지 제4e도는 일본 특허 공개 제 87-34954 호에 기재된 콘택트 전극과 상호접속 층을 제작하기 위한 연속 단계를 제각기 나타내는 제 3, 4 종래 반도체 장치를 도시한다.
제 3 종래 반도체 장치에 있어서, 필드 산화막(2)과 게이트 산화막(3)이 제3a도에 도시한 바와 같이 P 형 실리콘 기판(1)상에 형성된다. 그리고나서 N 형 전도층(4)은 도너 불순물(donor impurities)을 넣음으로써 형성된다. 예를 들어 화학 기상 증착(CVD) 이산화 실리콘(SiO2)막과 같은 층간 절연막(5)이 형성되면, 거기에 관통홀(9)(제 1 레벨 상호 접속하기 위해 사용된 관통홀, 이후에 관통홀로 언급함)이 형성된다. 예를 들어 티타늄 규화물막과 같은 금속 규화물막(18)이 제3b도에 도시한 바와 같이 증착되고, 그다음에 추가로 실리콘층(7)이 제3c도에 도시한 바와 같이 증착된다. 실리콘층(7)의 에치백(etchback)이 이루어져 제3d도에 도시한 바와 같이 금속 규화물막(18)상에 위치된 관통홀(9)내에 콘택트 플러그(7a)를 남긴다. 상호접속 층외의 영역으로부터 금속 규화물막(18)의 에치 제거(etch-removal)는 제3e도에 도시한 바와 같이 상호접속의 최종 구조를 완성한다.
제4a도 내지 제4e도에 도시한 바와 같이 제 4 종래 반도체 장치에 있어서, N 형 전도층(4)은 P 형 실리콘 기판(1)의 주면상에 형성되고 주면상의 필드 산화막(2)과 게이트 산화막(3)은 제4a도에 도시한 바와 같이 형성된다. 또한 CVD-SiO2막과 같은 층간 절연막(5)이 증착되어 관통홀(9)이 형성된다. 그 다음, 티타늄막과 같은 금속층(6)이 제4b도에 도시한 바와 같이 증착되고, 그 다음으로 실리콘 층(7)이 제4c도에 도시한 바와 같이 증착된다. 실리콘 층(7)의 에치백이 수행되어 제4d도에 도시한 바와 같이 금속층(6)상에 위치된 관통홀(9)내에 콘택트 전극을 남긴다. 상호접속 층외의 영역으로부터 금속층(6)의 에칭제거는 제4e도에 도시한 바와 같이 최종 상호 접속구조를 제공한다.
제3a도 내지 제3e도와 제4a도 내지 제4e도에 도시한 상호 접속 구조는 관통홀(9)의 바닥면과 측벽면상에 위치된 금속층(6)이든지 또는 금속 규화물 막(18) 중 어느 하나를 사용하여 층간 절연막(5)상에 증착된 상호접속 층과 N 형 전도층을 전기적으로 연결하는 콘택트 전극을 포함한다. 그러나, 이들 종래 장치 구조는 하기에 언급되는 여러 문제점을 가진다.
[발명의 개요]
본 발명의 목적은 멀티 레벨 상호접속 구조와 이의 개량된 특성을 가지는 반도체 장치를 제공하는 것이다.
본 발명에 따라서, 실리콘기판, 실리콘기판내에 형성된 전도층, 기판상에 형성되고 전도층상의 관통홀을 가지는 절연막, 절연막상에 형성된 상호접속 층, 관통홀의 내벽과 직접 접촉한 상태로 관통홀내에 형성된 실리콘 플러그와 금속 규화물로 만들어지고 전도층과 실리콘 플러그 사이에 형성된 제 1 도전성 부분, 실리콘과 직접 접촉한 상태로 금속 규화물로 만든 제 2 도전성 부분을 가지는 상호접속 층을 포함하는 반도체 장치를 제공한다.
본 발명의 상기 및 다른 목적 뿐만 아니라 특징 및 장점은 첨부도면을 참조하여 아래의 상세한 설명으로부터 보다 분명하게 될것이다.
[양호한 실시예의 설명]
본 발명의 실시예를 설명하기 전에, 종래 구조에서 발생하는 문제점과 단점을 본 발명의 보다 양호한 설명을 위해 기술하겠다.
먼저, 제1a도 내지 제1d도에 도시한 구조는 특히 고 밀도 IC 와 고셀 집적도 IC(high cell number integration of ICs)를 가져오는 얇은 접합(shallow junction)부내에 규화반응으로 동반되는 접합 누설 전류 문제가 있다. 이런 문제는 특히 두꺼운 규화물막을 가지는 반도체 장치내에서 중요하고, 이것은 예를 들어 IEEE Transactions on Electron Devices, Vol 39, No. 4, P. 971(1992)에 설명되어 있다.
한편, 제2a도 내지 제2e도에 도시한 구조는 금속층(6)상에 그리고 아래에 양쪽에 위치한 두 실리콘층이 금속층의 규화반응을 가속하기 때문에, 상호접속층을 포함하는 평면 영역내에 상술한 바와 같은 누설 전류 문제를 해결한다.
그러나, 제3a도와 제3b도와 제4a도 내지 제4e도를 참조로 아래에 설명하게될 다른 문제점들이 여전히 콘택트 전극 영역에 남아 있다.
제3a도 내지 제3e도내에 도시한 제 3 종래구조의 주 목적은 평탄화 목적으로 실리콘 층(7)을 콘택트 전극 영역상에 형성된 공동(cavity)에 채우는 것이다.
이 실리콘 층(7)은 금속 규화물막(18)의 불량한 단계 범위(poor step coverage)를 보상할 뿐아니라 전도층(4)과 겹침 상호접속 층을 연결한다. 그러나, 관통홀(9)의 미세한 구조는 금속 규화물막(18)의 불량한 단계 범위 특성을 강화함으로써 공동의 충전시 결함을 일으킨다. 그외에, 규화반응(silicidation reaction)이 금속 규화물막(18)과 전도층(4) 사이의 콘택트 전극 영역에서 일어나기 때문에 높은 계면 저항(high interfacial resistance)이 있다.
제4a도 내지 제4e도에 도시한 바와 같은 제 4 종래 구조는 또한 제3a도 내지 제3e도내의 장치와 유사하게 콘택트 전극상에서 문제점을 가진다. 또한, 규화반응이 금속층(6)과 전도층(4) 사이에서 발생되지 않기 때문에 계면 저항은 높다.
한편, 제4a도 내지 제4e도와 제1a도 내지 제1d도에 도시한 제조공정의 조합체는 금속층(6)과 실리콘층(7) 사이와 뿐만 아니라 전도층(4)과 실리콘층(7) 사이의 규화반응을 강화하므로서 얇은 접합에 있어서 접합 누설 전류와 함께 계면 저항을 감소하는데 사용 될 수 있다. 그러나, 이런 조합체는 제1a도 내지 제1d도에 도시한 바와 같이 울퉁불퉁하거나 평탄하지 않은 콘택트 전극이 있기 때문에 상호접속 층을 포함하는 평면부분과 대조적인 관통홀이 측벽상에 생긴 규화에 의한 응력(silicidation-induced stress)을 크게 받기 때문에, 초과 접합 누설 전류, 볼륨 팽창에 의한 크랙(a volume induced expansion cracks) 등과 같은 여러 문제점들을 일으킨다.
더우기, IEEE Transactions on Electron Devices, Vol. 38, No. 2, P. 265(1991)의 논문으로 부터 시이트 저항(Sheet resistance)의 감소에는 두꺼운 티타늄막을 요구하고, 그러나, 공동에 의한 형상 불량을 발생하고 규화에 의한 응력을 증가한다.
이하, 도면을 참고하여 본 발명의 실시예가 설명된다.
제5도를 참조하면, 본 발명의 실시예에 따른 반도체 구조가 도시되어 있다. 반도체 장치는 P 형 실리콘 기판(1)내에 형성된 N 형 전도층(4)과, 층간 절연막(5)상에 형성된 금속 규화물막으로 이루어진 상호접속 층(8)을 포함하며, 이들 양자는 관통홀(9)의 내벽과 직접 접촉 상태에서 관통홀(9)내에 증착된 실리콘 플러그(7b)에 의해 서로 전기적으로 연결된다. 제5도에 도시한 반도체 장치의 구조를 제조단계에서 보다 상세히 설명하겠다.
제6a도 내지 제6e도는 제5도의 반도체 장치를 제조하기 위한 연속 단계를 도시한다. 5,000Å 두께의 필드 산화막(2)과 200Å 두께의 게이트 산화막(3)이 제6a도에 도시한 바와 같이, 일반적인 LOCOS 공정 등을 이용하여 P 형 실리콘 기판(1)상에 형성된다. N 형 전도층(4)은 기판(1)내로 1E15/㎠ 의 분량과 50 KeV의 가속 에너지로 비소 이온을 주입함으로써 형성된다. 예를 들어 5,000Å 두께의 CVD 성장 SiO2막을 증착하여 층간 절연막(5)을 형성한 후, 0.3㎛ 입방 크기의 관통홀(9)은 여기서 N 형 전도층(4)상의 위치에 형성된다.
예를들어, 800Å 두께의 티타늄막은 제6b도에 도시한 바와 같이 콜리메이션 스퍼터링 기술(collimation sputtering technology)의 사용으로 관통홀(9)의 바닥으로부터 노출된 전도층(4)과 층간 절연막(5)상에 금속층(6)으로써 형성된다.
예를 들어, 2,000Å 두께의 비결정성 실리콘 층은 제6c도에 도시한 바와 같이 관통홀(9)을 충전하기 위한 실리콘층(7)으로써 500℃에서 증착된다.
그리고 나서 열처리는 500 내지 900℃ 에서 이루어져 N 형 전도층(4)과 실리콘층(7) 사이 뿐만 아니라 티타늄막(6)과 실리콘층(7) 사이에 규화 반응을 일으켜 제6d도에 도시한 바와 같은 금속 규화물막으로 이루어지고 제 1 도전성 부분(8') 및 제 2 도전성 부분(8'')을 가지는 상호접속 층(8)을 형성한다.
제6d도에서 층간 절연막(5)상에 위치된 실리콘층(7)이 티타늄막(6)과 완전히 반응하여 상호접속 층(8)으로 변환되어 있는 것 처럼 도시하고 있으나, 반응되지 않은 실리콘이 이 표면에 남아 있을 수 있다.
장치의 콘택트 및 상호접속 층으로서 형성되어질 상호접속 층을 제외한 표면을 벗어나 상호접속 층(8)의 에칭 제거는 제6e도와 제5도에 도시한 바와 같은 최종 구조를 제공한다.
제7a도 내지 제7f도는 제5도의 반도체 장치를 제조하는 다른 방법의 연속 단계를 도시한다.
제7a도에 있어서, 5,000Å 두께의 필드 산화막(2)과 200Å 두께의 게이트 산화막(3)이 제6a도와 유사하게 보통의 LOCOS 기술을 사용하여 P 형 실리콘 기판(1)상에 형성된다. N 형 전도층(4)은 1E15/㎠ 의 분량과 50 KeV의 가속 에너지로 비소 이온을 주입함으로써 기판(1)에 형성된다. 예를 들어 층간 절연막(5)와 함께 500Å 두께의 CVD-SiO2막을 증착한 후, 0.3㎛ 입방 크기의 관통홀(9)이 여기서 N 형 전도층(4)의 일부분에 형성된다.
계속해서, 예를 들어, 800Å 두께의 티타늄막은 제7b도에 도시한 바와 같이 콜리메이션 스퍼터링 기술의 사용으로 절연막(5)과 관통홀(9)의 바닥면상에 금속층(6)으로서 증착된다.
그 다음, 예를 들어, 2,000Å 두께의 비결정성 실리콘 층은 제7c도에 도시한 바와 같이 관통홀(9)을 충전하기 위한 실리콘층(7)으로서 500℃ 에서 증착된다.
실리콘층(7)은 제7d도에 도시한 바와 같이, 실리콘층(7)을 패턴화하기 위한 에칭을 통해 규화 반응전에 선택적으로 제거되어 관통홀내에 형성된 관통 플러그(Via-plug)와 상호접속 층을 남긴다.
그리고나서, 열처리가 500 ∼ 900℃ 에서 이루어지므로 N 형 전도층(4)과 티타늄 막(6) 사이와 뿐만아니라 실리콘층(7)과 티타늄 막(6) 사이의 규화반응을 일으켜 제7e도에 도시한 바와 같은 금속 규화물막으로 이루어지고 제 1 도전성 부분(8') 및 제 2 도전성 부분(8'')을 가지는 상호접속 층(8)을 형성한다.
반응되지 않은 티타늄 막을 제거하여 제7e도와 제5도에 도시한 바와 같이, 최종구조를 제공한다.
상술한 바와 같이, 본 살시예에 따른 반도체 장치에 대해서, 층간 절연막(5)상에 위치된 상호접속 층(8)과 관통홀의 바닥면을 전기적으로 연결하는 실리콘 플러그(7b)가 실리콘 층 성장동안 불순물 가스의 도핑기술에 의해서든지 또는 실리콘 성장후 분리 이온-주입 기술에 의해 도핑될 수 있다.
내화재 및 Zr, Hf, V, Mo, Co 또는 Pt 와 같은 귀금속은 티타늄막 대신에 금속층의 소스 재료로 이용될 수 있다.
상술한 방법이 전도층(4)에 콘택트 전극의 콘택트 특성의 개량을 제공하는데 주로 설명되지만, 유사한 단계는 폴리실리콘 게이트 전극 또는 다른 상호접속 층에 적용가능하다.
또한, 상호접속 또는 콘택트 전극을 떠나도록 금속 규화물 층 또는 알루미늄층의 에칭제거는 상호접속 층(8)상의 알루미늄 증착 단계후 이루어질 수 있다. 추가로, 실리콘 층의 증착공정은 관통홀이 채워지는 한, CVD 또는 스퍼터-증착 기술에만 제한되지 않는다.
본 발명에 따른 반도체 장치에서, 두 레벨 금속 규화물 상호접속 층 사이의 전기 접속에 사용되는 실리콘층으로 만든 관통 플러그는 아래의 여러 장점을 제공한다.
제 1 장점은 형상불량이나 결함이 규화 반응후 심지어 미세한 콘택트 영역에서도 감소한다는 것이다.
제 2 장점은 규화에 의한 응력이, 관통홀의 내벽에 금속층이 없기 때문에 완화된다는 것이다.
제 3 장점은 규화물 막의 두께가 어떠한 형성 결함 또는 응력에 의한 문제들을 거의 일으키지 않고 관통홀의 바닥상에서 증가될 수 있다는 것이다.
제 4 장점은 규화 반응이 얇은 전도층과 접속된 금속층의 상부와 바닥양쪽에 강화되기 때문에 접합 누설 전류 문제가 줄어든다는 것이다.
본 발명이 양호한 예를 참조로 설명되어 있지만, 본 발명은 이런 실시예에 제한되지 않고 관련 종사자로 부터 본 발명의 범주에서 벗어나지 않고 상기 실시예를 근거로 쉽게 다양한 개량과 변경을 할수 있을 것이다.

Claims (9)

  1. 실리콘 기판(1)과, 상기 실리콘 기판(1)의 상호접속 층인 전도층(4)과, 상기 기판(1)상에 형성되고 상기 전도층(4)상에 관통홀(9)을 가지는 절연막(5)과, 상기 절연막상에 형성된 상호접속 층(8)과, 상기 관통홀(9)의 내벽과 직접 접촉한 상태로 상기 관통홀(9)내에 형성된 실리콘 플러그(7b)와, 상기 전도층(4)과 상기 실리콘 플러그(7b) 사이에 제 1 금속 규화물로 형성된 제 1 도전성 부분(8')을 포함하고, 상기 상호접속 층은 상기 실리콘 플러그(7b)와 직접 접촉한 상태로 제 2 금속 규화물로 이루어진 제 2 도전성 부분(8'')을 가지고, 상기 제 2 도전성 부분(8'')은 금속과 실리콘 사이의 반응으로 형성되고 상기 제 1 금속 규화물과 같이 동일 재료로 이루어진 반도체 장치.
  2. 제1항에 있어서, 상기 금속 규화물은 Ti, Zr, Hf, V, Mo, Co 와 Pt 를 구성하는 그룹으로 부터 선택된 금속을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 상호접속 층의 대부분은 상기 제 2 금속 규화물로 이루어진 반도체 장치.
  4. 제1항에 있어서, 상기 제 1 도전성 부분은 상기 실리콘 플러그 아래의 상기 관통홀내에 형성된 반도체 장치.
  5. 기판(1)과, 상기 기판위에 놓여져 형성된 다른 상호접속 층인 전도층(4)과, 상호접속 층에 형성되고 상기 전도층의 제 1 도전성 부분을 노출하는 관통홀을 가지는 층간 절연막과, 상기 층간 절연막상에 형성되고 상기 층간 절연막상에 배치된 제 1 도전성 부분 및 상기 관통홀내에 배치된 제 2 도전성 부분을 가지는 상호접속 층과, 상기 관통홀의 내벽과 직접 접촉한 상태로 상기 관통홀내에 형성된 실리콘 플러그를 포함하고, 각각의 상기 제 1 도전성 부분 및 제 2 도전성 부분은 상기 실리콘 플러그와 직접 접촉 상태로 금속 규화물로 이루어지고, 상기 제 2 도전성 부분은 상기 실리콘 플러그와 상기 전도층 사이에 배치된 반도체 장치.
  6. 제5항에 있어서, 상기 금속 규화물은 Ti, Zr, Hf, V, Mo, Co 와 Pt 를 구성하는 그룹으로 부터 선택된 금속을 포함하는 반도체 장치.
  7. 제5항에 있어서, 상기 상호접속 층과 전도층중 적어도 하나는 상기 금속 규화물로 이루어진 반도체 장치.
  8. 제1항에 있어서, 상기 실리콘 플러그는 그 측면이 상기 상호접속 층과 직접 접촉하는 상부를 가지는 반도체 장치.
  9. 제5항에 있어서, 상기 실리콘 플러그는 그 측면이 상기 상호접속 층과 직접 접촉하는 상부를 가지는 반도체 장치.
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