JPH01281755A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01281755A JPH01281755A JP11103488A JP11103488A JPH01281755A JP H01281755 A JPH01281755 A JP H01281755A JP 11103488 A JP11103488 A JP 11103488A JP 11103488 A JP11103488 A JP 11103488A JP H01281755 A JPH01281755 A JP H01281755A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- film
- substrate
- wiring layer
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 150000002739 metals Chemical class 0.000 abstract description 5
- 229910052750 molybdenum Inorganic materials 0.000 abstract description 4
- 229910052719 titanium Inorganic materials 0.000 abstract description 4
- 229910052721 tungsten Inorganic materials 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- HJPOKQICBCJGHE-UHFFFAOYSA-J [C+4].[Cl-].[Cl-].[Cl-].[Cl-] Chemical compound [C+4].[Cl-].[Cl-].[Cl-].[Cl-] HJPOKQICBCJGHE-UHFFFAOYSA-J 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体装置特に、第一配線層と基板との接続部
分を有する半導体装置の構造に関する。 〔従来の技術〕 従来の半導体装置の構造および製造工程を図を用いて説
明する。 第３図に従来構造を示す０図に於いてｌは半導体基板、
２はゲート絶縁膜、３は素子分離絶縁膜、４は第一の配
線層を形成する多結晶シリコン、５は同じく第一の配線
層を形成する金属又は金属シリサイド膜、６は第一の配
線と基板との接続部の下の拡散層、７はＬＤＤ構造のサ
イドウオール、８はソース又はドレインの拡散層である
。 第４図は従来構造の平面図を示す０図中では９は前記ゲ
ート電極と基板との接触のための開口部でありｌＯはア
クティブ領域、１１は第一の配線層である。従来構造に
於いて前記第一の配線層からなるゲート電極と基板とが
直接接触しているためこの両者の接続に於いて、通常の
方法で第一の配線層の上部の第二の配線層でつなぐもの
に比べ自由度が増しさらにこの部分の面積が小さくでき
るため微細化、高集積化に適している。 さらに第５図（ａ）〜（ｅ）は従来構造の製造方法を示
した図である。第５図（ａ）は従来の方法で素子分１ｉ
１１１ｉ３とゲート絶縁膜２を形成したところであり、
第５図（ｂ）はレジストパターン１２を形成し必要部分
９のゲート絶縁膜を除去し、さらに第５図（Ｃ）ではゲ
ート電極ともなる第一の配置４？ｔｌｉｌの多結晶シリ
コン４を形成したところである。このとき開口部９内は
レジストハクリの薬液処理等で基板表面が酸化されてお
り、これを除去しないと多結晶シリコンと基板と接触が
とれない、また第５図（ｄ）は多結晶シリコンに不純物
を導入した後、金属または金属シリサイド膜を形成した
ところであり、第５図（ｅ）は第一の配線層を必要部分
をのこしてエツチングしたところである。以下従来の方
法にてサイドウオールを形成しソースドレインの拡散層
を形成したのが第３図である。以上が従来構造の形成方
法である。 ［発明が解決しようとする課題１ 以上の如き従来構造の半導体装置の問題点は次のような
点が挙げられる。 前記従来技術の説明の中にあったように、第５図Ｃのよ
うに多結晶シリコンを形成する前には開口部９内のＳｔ
裏表面できた薬品処理又は水洗等で形成された薄膜の酸
化膜を除去するために湿式又は乾式のエツチングを行わ
なければならない。 このエツチング処理によりＧ ａ Ｔ ｅ ｐＪ４２の
部分もエツチングされ絶！！耐圧の劣化による初期不良
の増大だけでなく、経時的絶縁破壊いわゆるＴＤＤＢが
発生し信頼性不良が発生し問題となった。 本発明は以上の如き問題点を解決する半導体装置の構造
を提供することを目的とする。 〔課題を解決するための手段］ 本発明は半導体基板上に形成された素子分離用の絶縁膜
とゲート絶縁膜と第一の配線を有し、該第一の配線がゲ
ート電極となることを特徴とする半導体装置に於いて、
該素子分離用の絶縁膜上の該第一の配線と半導体基板が
金属又は金属シリサイド膜又は金属ナイトライド膜で接
続されていることを特徴とする半導体装置であり、さら
に前記第一の配線層が多結晶シリコンと金属又は金属シ
リサイド膜の多層構造からなり、前記素子分離絶縁膜上
に形成された該第一の配線層と基板とが前記第一の配線
層を構成する該金属又は金属シリサイド膜のみで接続さ
れていることを特徴とする半導体装置である。 ［実 施 例］ 本発明の実施例をＮチャンネル領域に適用した例につい
て説明する。 第１図は本発明の半導体装置の説明図である。 内因に於いて第３図〜第５図の符合と同符合は同−又は
相当部分を示す。 第１図に於いて、ｌはＰ基板又はＮ基板上に形成された
Ｐ−領域であり、２はゲート酸化膜、３は素子分離用の
酸化膜、４はリンを含んだ多結晶シリコン膜、５はＭｏ
、Ｗ、Ｔｉ等の金属又はこれのシリサイド膜、７はＬＤ
Ｄ構造のサイドウオール、８はソースおよびドレインの
Ｎ９型拡敢層、９は該基板と該多結晶シリコンおよび金
属または金属シリサイド膜からなる第一の配線層との開
口部、１３は前記第一の配線層と基板をつなぐＭｏ、Ｗ
、Ｔｉ等の金属又はこれのシリサイド膜、又はこれのナ
イトライド膿である。 本発明の半導体装置は第１図に示す如く、素子分離絶縁
膜上の第一の配線層と基板ｌとの接続が開口部９を介し
て、金属又は金属シリサイド膜又は金属ナイトライド膜
１３で行なわれており従来構造と異なるものである。 第２図（ａ）〜（ｅ）に製造方法の一例を示す。 （１）先ず、第２図（ａ）に示す様に従来技術を用いて
、Ｐ型基板又はＮ型基板上に形成されたＰ−領域ｌ上に
素子分離絶縁膜３およびゲート酸化膜２を形成する。こ
の状態は第４図（ａ）と全く同一である。 （２）次に第２図（ｂ）に示す様に第一の配線層（ゲー
ト電極Ｎ）を構成する多結晶シリコン４とＭｏ、Ｗ、Ｔ
ｉ等の金属又はこれのシリサイド膜５を形成し、フォト
エツチング技術により第一の配線層を形成したところで
ある。このとき従来例の様なゲート膜をエツチングする
様な前処理は必要なく、ゲート耐圧の劣化やＴＤＤＢ特
性の劣化は全く生じない、しかし、いかに基板と素子分
離絶縁膜上の第一の配線層とをつなぐかが問題であるが
以下の工程により実現できた。 （３）第２図（Ｃ）は従来技術によりサイドウオール７
および拡散層８を形成したところである。 （４）第２図（ｄ）はＭｏ、Ｗ、Ｔｉ等の金属又はこれ
の金属シリサイド又は金属ナイトライド膜１３を形成し
たところであり、これによって第一の配線層と基板を接
続するものである。 （５）第２図（ｅ）はフオリソグラフィー技術により、
所定部分、つまり、第一配線層と基板とをつなぐ部分の
みにレジストパターンを形成し、ドライエツチングによ
りパターン形成をしたところである。これによって第１
図の本発明の構造が実現できた。 しかし、前記構造については製造工程が長くなることか
難点となるためこれを短縮したのが第３図である。これ
は図かられかる様に第一配線層を構成する多結晶シリコ
ン４と金属又は金属シリサイド５の上層の金属又は金属
シリサイド５を用いて基板と第一配線層をつないでおり
従来構造と異なるものである。 つづいて第４図（ａ）〜第４図（ｆ）にこの製造方法の
一例を示す。 （１）先ず、第４図（ａ）に示すがごとくゲート酸化膜
２を形成したところで第２図（ａ）図と全（同一の状態
である。 （２）次に第４図（ｂ）に示すが如く多結晶シリコン４
を形成する。このとき従来例と違いゲート膜をエツチン
グする様な前処理は必要なくゲート耐圧の劣化やＴＤＤ
Ｂ特性の劣化は全（生じない、しかし、いかに基板とゲ
ート金属とを接続するかが問題であるが以下の工程によ
り本発明の構造を実現することにより解決できた。 （３）次に第４図（Ｃ）の様に基板ｌとゲート金属との
接続部分を開口するためにレジストパターン１２を形成
し、これをマスクとして前記多結晶シリコン４とゲート
酸化膜２を連続的にエツチングする。このときエツチン
グ方法としては、フッ化炭素系ガスを用いたプラズマエ
ツチングやＲＩＥ又は塩化炭素系ガス等によるＲＩＥ等
従来と同様の方法で、酸化膜についてはＨＦによる湿式
エツチングやフッ化炭素系ガスを用いた乾式エツチング
等これも同じ〈従来方法で良い。 （４）次に第４図（ｄ）の様に、多結晶シリコン４に熱
拡散又はＡｓ、Ｐ等のイオン打ち込みによりＮ゛型不純
物を導入する。このとき開口部９の基板表面上にＮ型不
純物層６が形成される。 （５）次に第２図（ｅ）の様に、ＭＯｌＴｉ、Ｗ等の金
属又は金属シリサイド膜５を形成し、これにより開口部
９内は前記金属又は金属シリサイド層５のみによって配
線が構成され素子分離絶縁膜３上の第一の配線層と接続
される。またこれにより直接基板ｌ上に形成された拡散
層６と接続することができた。 （６）次に第４図（ｆ）の様に所定部分にゲート電極又
は配線層を形成する。 以下従来方法によって第３図の様に本発明の構造が実現
でき、ゲート耐圧の劣化やＴＤＤＢ特性等の信頼性不良
をなくすことができた。 尚本発明の実施例に於いてはＰ型基板又はＮ型基板上の
Ｐ−領域に形成されたＮチャンネル領域の例について述
べたが、Ｎ型基板又はＰ型基板上のＮ−領域に形成され
たＰチャンネル領域にも適用できることはいうまでもな
い。 ［発明の効果］ 本発明の構造を用いることにより、ゲート配線層と基板
との接続部を有する半導体装置に於いてゲート耐圧の劣
化による初期不良がなくなり、歩留りが向上し、かつ経
時的絶縁膜破壊も少なくなり、信頼性が向上した。
分を有する半導体装置の構造に関する。 〔従来の技術〕 従来の半導体装置の構造および製造工程を図を用いて説
明する。 第３図に従来構造を示す０図に於いてｌは半導体基板、
２はゲート絶縁膜、３は素子分離絶縁膜、４は第一の配
線層を形成する多結晶シリコン、５は同じく第一の配線
層を形成する金属又は金属シリサイド膜、６は第一の配
線と基板との接続部の下の拡散層、７はＬＤＤ構造のサ
イドウオール、８はソース又はドレインの拡散層である
。 第４図は従来構造の平面図を示す０図中では９は前記ゲ
ート電極と基板との接触のための開口部でありｌＯはア
クティブ領域、１１は第一の配線層である。従来構造に
於いて前記第一の配線層からなるゲート電極と基板とが
直接接触しているためこの両者の接続に於いて、通常の
方法で第一の配線層の上部の第二の配線層でつなぐもの
に比べ自由度が増しさらにこの部分の面積が小さくでき
るため微細化、高集積化に適している。 さらに第５図（ａ）〜（ｅ）は従来構造の製造方法を示
した図である。第５図（ａ）は従来の方法で素子分１ｉ
１１１ｉ３とゲート絶縁膜２を形成したところであり、
第５図（ｂ）はレジストパターン１２を形成し必要部分
９のゲート絶縁膜を除去し、さらに第５図（Ｃ）ではゲ
ート電極ともなる第一の配置４？ｔｌｉｌの多結晶シリ
コン４を形成したところである。このとき開口部９内は
レジストハクリの薬液処理等で基板表面が酸化されてお
り、これを除去しないと多結晶シリコンと基板と接触が
とれない、また第５図（ｄ）は多結晶シリコンに不純物
を導入した後、金属または金属シリサイド膜を形成した
ところであり、第５図（ｅ）は第一の配線層を必要部分
をのこしてエツチングしたところである。以下従来の方
法にてサイドウオールを形成しソースドレインの拡散層
を形成したのが第３図である。以上が従来構造の形成方
法である。 ［発明が解決しようとする課題１ 以上の如き従来構造の半導体装置の問題点は次のような
点が挙げられる。 前記従来技術の説明の中にあったように、第５図Ｃのよ
うに多結晶シリコンを形成する前には開口部９内のＳｔ
裏表面できた薬品処理又は水洗等で形成された薄膜の酸
化膜を除去するために湿式又は乾式のエツチングを行わ
なければならない。 このエツチング処理によりＧ ａ Ｔ ｅ ｐＪ４２の
部分もエツチングされ絶！！耐圧の劣化による初期不良
の増大だけでなく、経時的絶縁破壊いわゆるＴＤＤＢが
発生し信頼性不良が発生し問題となった。 本発明は以上の如き問題点を解決する半導体装置の構造
を提供することを目的とする。 〔課題を解決するための手段］ 本発明は半導体基板上に形成された素子分離用の絶縁膜
とゲート絶縁膜と第一の配線を有し、該第一の配線がゲ
ート電極となることを特徴とする半導体装置に於いて、
該素子分離用の絶縁膜上の該第一の配線と半導体基板が
金属又は金属シリサイド膜又は金属ナイトライド膜で接
続されていることを特徴とする半導体装置であり、さら
に前記第一の配線層が多結晶シリコンと金属又は金属シ
リサイド膜の多層構造からなり、前記素子分離絶縁膜上
に形成された該第一の配線層と基板とが前記第一の配線
層を構成する該金属又は金属シリサイド膜のみで接続さ
れていることを特徴とする半導体装置である。 ［実 施 例］ 本発明の実施例をＮチャンネル領域に適用した例につい
て説明する。 第１図は本発明の半導体装置の説明図である。 内因に於いて第３図〜第５図の符合と同符合は同−又は
相当部分を示す。 第１図に於いて、ｌはＰ基板又はＮ基板上に形成された
Ｐ−領域であり、２はゲート酸化膜、３は素子分離用の
酸化膜、４はリンを含んだ多結晶シリコン膜、５はＭｏ
、Ｗ、Ｔｉ等の金属又はこれのシリサイド膜、７はＬＤ
Ｄ構造のサイドウオール、８はソースおよびドレインの
Ｎ９型拡敢層、９は該基板と該多結晶シリコンおよび金
属または金属シリサイド膜からなる第一の配線層との開
口部、１３は前記第一の配線層と基板をつなぐＭｏ、Ｗ
、Ｔｉ等の金属又はこれのシリサイド膜、又はこれのナ
イトライド膿である。 本発明の半導体装置は第１図に示す如く、素子分離絶縁
膜上の第一の配線層と基板ｌとの接続が開口部９を介し
て、金属又は金属シリサイド膜又は金属ナイトライド膜
１３で行なわれており従来構造と異なるものである。 第２図（ａ）〜（ｅ）に製造方法の一例を示す。 （１）先ず、第２図（ａ）に示す様に従来技術を用いて
、Ｐ型基板又はＮ型基板上に形成されたＰ−領域ｌ上に
素子分離絶縁膜３およびゲート酸化膜２を形成する。こ
の状態は第４図（ａ）と全く同一である。 （２）次に第２図（ｂ）に示す様に第一の配線層（ゲー
ト電極Ｎ）を構成する多結晶シリコン４とＭｏ、Ｗ、Ｔ
ｉ等の金属又はこれのシリサイド膜５を形成し、フォト
エツチング技術により第一の配線層を形成したところで
ある。このとき従来例の様なゲート膜をエツチングする
様な前処理は必要なく、ゲート耐圧の劣化やＴＤＤＢ特
性の劣化は全く生じない、しかし、いかに基板と素子分
離絶縁膜上の第一の配線層とをつなぐかが問題であるが
以下の工程により実現できた。 （３）第２図（Ｃ）は従来技術によりサイドウオール７
および拡散層８を形成したところである。 （４）第２図（ｄ）はＭｏ、Ｗ、Ｔｉ等の金属又はこれ
の金属シリサイド又は金属ナイトライド膜１３を形成し
たところであり、これによって第一の配線層と基板を接
続するものである。 （５）第２図（ｅ）はフオリソグラフィー技術により、
所定部分、つまり、第一配線層と基板とをつなぐ部分の
みにレジストパターンを形成し、ドライエツチングによ
りパターン形成をしたところである。これによって第１
図の本発明の構造が実現できた。 しかし、前記構造については製造工程が長くなることか
難点となるためこれを短縮したのが第３図である。これ
は図かられかる様に第一配線層を構成する多結晶シリコ
ン４と金属又は金属シリサイド５の上層の金属又は金属
シリサイド５を用いて基板と第一配線層をつないでおり
従来構造と異なるものである。 つづいて第４図（ａ）〜第４図（ｆ）にこの製造方法の
一例を示す。 （１）先ず、第４図（ａ）に示すがごとくゲート酸化膜
２を形成したところで第２図（ａ）図と全（同一の状態
である。 （２）次に第４図（ｂ）に示すが如く多結晶シリコン４
を形成する。このとき従来例と違いゲート膜をエツチン
グする様な前処理は必要なくゲート耐圧の劣化やＴＤＤ
Ｂ特性の劣化は全（生じない、しかし、いかに基板とゲ
ート金属とを接続するかが問題であるが以下の工程によ
り本発明の構造を実現することにより解決できた。 （３）次に第４図（Ｃ）の様に基板ｌとゲート金属との
接続部分を開口するためにレジストパターン１２を形成
し、これをマスクとして前記多結晶シリコン４とゲート
酸化膜２を連続的にエツチングする。このときエツチン
グ方法としては、フッ化炭素系ガスを用いたプラズマエ
ツチングやＲＩＥ又は塩化炭素系ガス等によるＲＩＥ等
従来と同様の方法で、酸化膜についてはＨＦによる湿式
エツチングやフッ化炭素系ガスを用いた乾式エツチング
等これも同じ〈従来方法で良い。 （４）次に第４図（ｄ）の様に、多結晶シリコン４に熱
拡散又はＡｓ、Ｐ等のイオン打ち込みによりＮ゛型不純
物を導入する。このとき開口部９の基板表面上にＮ型不
純物層６が形成される。 （５）次に第２図（ｅ）の様に、ＭＯｌＴｉ、Ｗ等の金
属又は金属シリサイド膜５を形成し、これにより開口部
９内は前記金属又は金属シリサイド層５のみによって配
線が構成され素子分離絶縁膜３上の第一の配線層と接続
される。またこれにより直接基板ｌ上に形成された拡散
層６と接続することができた。 （６）次に第４図（ｆ）の様に所定部分にゲート電極又
は配線層を形成する。 以下従来方法によって第３図の様に本発明の構造が実現
でき、ゲート耐圧の劣化やＴＤＤＢ特性等の信頼性不良
をなくすことができた。 尚本発明の実施例に於いてはＰ型基板又はＮ型基板上の
Ｐ−領域に形成されたＮチャンネル領域の例について述
べたが、Ｎ型基板又はＰ型基板上のＮ−領域に形成され
たＰチャンネル領域にも適用できることはいうまでもな
い。 ［発明の効果］ 本発明の構造を用いることにより、ゲート配線層と基板
との接続部を有する半導体装置に於いてゲート耐圧の劣
化による初期不良がなくなり、歩留りが向上し、かつ経
時的絶縁膜破壊も少なくなり、信頼性が向上した。
第１図、第３図は本発明の実施例による半導体装置の説
明図、第２図（ａ）〜第２図（ｅ）、第４図（ａ）〜第
４図（ｆ）は本発明の実施例の説四囲、第５図および第
６図は従来ＩＪＩＩ造およびその接続部の説明図、第７
図（ａ）〜第７図（ｅ）は従来構造の製造方法の説明図
である。 図中に於いて、 １・・・基板 ２・・・ゲート絶ｎ膜 ３・・・素子分離絶縁膜 ４・・・多結晶シリコン ５・・・金属又は金属シリサイド膜 ６・・・拡散層 ７・・・サイドウオール ８・・・ソース又はドレインとなる拡散層９・・・開口
部 ｌＯ・・・アクティブ領域 １１・・・第一の配線層 １２・・・レジストパターン １３・・・金属又は金属シリサイド又は金属ナイトライ
ド膜 寓 １ 口 可 ２１２ 第 ３ 日 第 ４ 日 ′！ＩＪ ５ 口 第 ６１！１
明図、第２図（ａ）〜第２図（ｅ）、第４図（ａ）〜第
４図（ｆ）は本発明の実施例の説四囲、第５図および第
６図は従来ＩＪＩＩ造およびその接続部の説明図、第７
図（ａ）〜第７図（ｅ）は従来構造の製造方法の説明図
である。 図中に於いて、 １・・・基板 ２・・・ゲート絶ｎ膜 ３・・・素子分離絶縁膜 ４・・・多結晶シリコン ５・・・金属又は金属シリサイド膜 ６・・・拡散層 ７・・・サイドウオール ８・・・ソース又はドレインとなる拡散層９・・・開口
部 ｌＯ・・・アクティブ領域 １１・・・第一の配線層 １２・・・レジストパターン １３・・・金属又は金属シリサイド又は金属ナイトライ
ド膜 寓 １ 口 可 ２１２ 第 ３ 日 第 ４ 日 ′！ＩＪ ５ 口 第 ６１！１
Claims (2)
- （１）半導体基板上に形成された素子分離用の絶縁膜と
ゲート絶縁膜と第一の配線を有し、該第一の配線がゲー
ト電極となることを特徴とする半導体装置に於いて、該
素子分離用の絶縁膜上の該第一の配線と半導体基板が金
属又は金属シリサイド膜又は金属ナイトライド膜で接続
されていることを特徴とする半導体装置。 - （２）前記第一の配線層が多結晶シリコンと金属又は金
属シリサイド膜の多層構造からなり、前記素子分離絶縁
膜上に形成された該第一の配線層と基板とが前記第一の
配線層を構成する該金属又は金属シリサイド膜のみで接
続されていることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11103488A JPH01281755A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11103488A JPH01281755A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281755A true JPH01281755A (ja) | 1989-11-13 |
Family
ID=14550727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11103488A Pending JPH01281755A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281755A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280190A (en) * | 1991-03-21 | 1994-01-18 | Industrial Technology Research Institute | Self aligned emitter/runner integrated circuit |
| US5521416A (en) * | 1992-10-22 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
-
1988
- 1988-05-07 JP JP11103488A patent/JPH01281755A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US5280190A (en) * | 1991-03-21 | 1994-01-18 | Industrial Technology Research Institute | Self aligned emitter/runner integrated circuit |
| US5521416A (en) * | 1992-10-22 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same |
| US5773344A (en) * | 1992-10-22 | 1998-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1070281A (ja) | 半導体装置およびその製造方法 | |
| JPH07273063A (ja) | 半導体装置およびその製造方法 | |
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| US6074938A (en) | Method of forming a semiconductor device comprising a dummy polysilicon gate electrode short-circuited to a dummy element region in a substrate | |
| KR950011556B1 (ko) | 반도체 접속장치 형성방법 | |
| US7432163B2 (en) | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween | |
| JPH01281755A (ja) | 半導体装置 | |
| US5290728A (en) | Method for producing a semiconductor device | |
| JPS58215055A (ja) | 半導体集積回路装置 | |
| JPH01276645A (ja) | 半導体装置 | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11186386A (ja) | 半導体装置およびその製造方法 | |
| JPH01281752A (ja) | 半導体装置の製造方法 | |
| JPS59112656A (ja) | 半導体装置及びその製造方法 | |
| JPH0621089A (ja) | 半導体装置とその製造方法 | |
| JPH11145305A (ja) | 半導体装置の製造方法 | |
| JP2828089B2 (ja) | 半導体装置の製造方法 | |
| JPS6047437A (ja) | 半導体装置およびその製造方法 | |
| JPS6242458A (ja) | 半導体装置 | |
| KR0184159B1 (ko) | 반도체장치의 제조방법 | |
| JPH04348039A (ja) | 半導体装置の製造方法 | |
| KR20000026675A (ko) | 반도체 장치 제조방법 | |
| JP2001156286A (ja) | 半導体装置及びその製造方法 | |
| JPH02210867A (ja) | 半導体装置の製造方法 | |
| JPH0251227A (ja) | 半導体装置の製造方法 |