JP3018791B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体、特にＧａ
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）の製造方法に関するもの
で、特にＴ型ゲート電極の製造方法に関するものであ
る。
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）の製造方法に関するもの
で、特にＴ型ゲート電極の製造方法に関するものであ
る。
【０００２】
【従来の技術】現在、ＧａＡｓＭＥＳＦＥＴを用いた高
周波アナログ集積回路ＭＭＩＣ（Monolithic Microwave
IC ）の開発が盛んに行われているが、より高周波で動
作しかつ低消費電力である集積回路を実現するために
は、集積回路を構成しているＭＥＳＦＥＴの遮断周波数
ｆｔや最大発振周波数ｆｍａｘが高いことが不可欠であ
る。そこで、従来から遮断周波数ｆｔを上げるためにＭ
ＥＳＦＥＴのゲート長Ｌｇを短縮し相互コンダクタンス
ｇｍを大きくする方法がとられてきた。またアナログ集
積回路として重要な雑音指数ＮＦを低減するために、ソ
ース抵抗Ｒｓやゲート抵抗Ｒｇをいかにして低減するか
も重要な課題であった。一方、従来からＧａＡｓＭＥＳ
ＦＥＴの製作技術としてリセスゲートＦＥＴが採用され
てきが、ＭＥＳＦＥＴの電気特性を決定するリセスエッ
チングをウエットエッチング法で行なうために、エッチ
ング量の精密制御やウエハー面内均一性ならびに再現性
等に問題があった。そこで、最近では従来高速デジタル
ＩＣ用に開発され面内均一性に優れた高融点金属合金膜
をゲート電極に用いたセルフアライメント（自己整合）
構造ＦＥＴを、高周波アナログ集積回路に応用しようと
いう試みが盛んである。
周波アナログ集積回路ＭＭＩＣ（Monolithic Microwave
IC ）の開発が盛んに行われているが、より高周波で動
作しかつ低消費電力である集積回路を実現するために
は、集積回路を構成しているＭＥＳＦＥＴの遮断周波数
ｆｔや最大発振周波数ｆｍａｘが高いことが不可欠であ
る。そこで、従来から遮断周波数ｆｔを上げるためにＭ
ＥＳＦＥＴのゲート長Ｌｇを短縮し相互コンダクタンス
ｇｍを大きくする方法がとられてきた。またアナログ集
積回路として重要な雑音指数ＮＦを低減するために、ソ
ース抵抗Ｒｓやゲート抵抗Ｒｇをいかにして低減するか
も重要な課題であった。一方、従来からＧａＡｓＭＥＳ
ＦＥＴの製作技術としてリセスゲートＦＥＴが採用され
てきが、ＭＥＳＦＥＴの電気特性を決定するリセスエッ
チングをウエットエッチング法で行なうために、エッチ
ング量の精密制御やウエハー面内均一性ならびに再現性
等に問題があった。そこで、最近では従来高速デジタル
ＩＣ用に開発され面内均一性に優れた高融点金属合金膜
をゲート電極に用いたセルフアライメント（自己整合）
構造ＦＥＴを、高周波アナログ集積回路に応用しようと
いう試みが盛んである。
【０００３】図２は、従来の高融点金属合金膜を用いた
セルフアライメント構造ＧａＡｓＭＥＳＦＥＴの製造方
法を説明するための各主要工程における断面図である。
セルフアライメント構造ＧａＡｓＭＥＳＦＥＴの製造方
法を説明するための各主要工程における断面図である。
【０００４】同図において、まず半絶縁性基板１にレジ
スト１８をマスクとしてウエットエッチングによってア
ライメントマーク７を形成する（図２ａ）。このとき、
縮小投影露光装置（ステッパー）がアライメントマーク
７を十分な精度で検出するためには、半絶縁性基板１の
表面に１００ｎｍ以上の段差が形成されていることが必
要である。次に半絶縁性基板１にレジスト２をマスクと
して、29Ｓｉ+ を加速電圧３０ｋｅＶ、ドーズ量４×１
０12ｃｍ-2の条件で選択イオン注入しＭＥＳＦＥＴのｎ
形動作層３を形成する（図２ｂ）。次に半絶縁性ＧａＡ
ｓ基板１の表面に例えばＷＳｉ等の高融点金属合金膜４
をスパッタ法により被着し、レジスト５をマスクとして
反応性イオンエッチング（ＲＩＥ）によって高融点金属
合金膜４をエッチングしてゲート電極６を形成する（図
２ｃ）。次にレジスト８およびゲート電極６をマスクと
して28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ量２×１０
13ｃｍ-2の条件でイオン注入し、自己整合でｎ形高濃度
層９を形成する（図２ｄ）。次に半絶縁性ＧａＡｓ基板
１の表面にＳｉＯ2 等の絶縁膜１０をプラズマＣＶＤ法
等により約１０〜５００ｎｍの厚さで堆積し、これを保
護膜としてＮ2 雰囲気中８００℃前後の温度で約１５分
の熱処理（アニール）を行い注入された不純物の活性化
を行なう（図２ｅ）。次に絶縁膜１０の所定の部分をバ
ッファードフッ酸などにより開口し、リフトオフ法によ
りＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚さで被着
し、熱処理（シンター）を施してソース電極１６および
ドレイン電極１７を形成しＧａＡｓＭＥＳＦＥＴが完成
する（図２ｆ）。
スト１８をマスクとしてウエットエッチングによってア
ライメントマーク７を形成する（図２ａ）。このとき、
縮小投影露光装置（ステッパー）がアライメントマーク
７を十分な精度で検出するためには、半絶縁性基板１の
表面に１００ｎｍ以上の段差が形成されていることが必
要である。次に半絶縁性基板１にレジスト２をマスクと
して、29Ｓｉ+ を加速電圧３０ｋｅＶ、ドーズ量４×１
０12ｃｍ-2の条件で選択イオン注入しＭＥＳＦＥＴのｎ
形動作層３を形成する（図２ｂ）。次に半絶縁性ＧａＡ
ｓ基板１の表面に例えばＷＳｉ等の高融点金属合金膜４
をスパッタ法により被着し、レジスト５をマスクとして
反応性イオンエッチング（ＲＩＥ）によって高融点金属
合金膜４をエッチングしてゲート電極６を形成する（図
２ｃ）。次にレジスト８およびゲート電極６をマスクと
して28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ量２×１０
13ｃｍ-2の条件でイオン注入し、自己整合でｎ形高濃度
層９を形成する（図２ｄ）。次に半絶縁性ＧａＡｓ基板
１の表面にＳｉＯ2 等の絶縁膜１０をプラズマＣＶＤ法
等により約１０〜５００ｎｍの厚さで堆積し、これを保
護膜としてＮ2 雰囲気中８００℃前後の温度で約１５分
の熱処理（アニール）を行い注入された不純物の活性化
を行なう（図２ｅ）。次に絶縁膜１０の所定の部分をバ
ッファードフッ酸などにより開口し、リフトオフ法によ
りＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚さで被着
し、熱処理（シンター）を施してソース電極１６および
ドレイン電極１７を形成しＧａＡｓＭＥＳＦＥＴが完成
する（図２ｆ）。
【０００５】
【発明が解決しようとする課題】従来から高周波アナロ
グ集積回路ＭＭＩＣに用いるＧａＡｓＭＥＳＦＥＴの製
造方法には、リセスゲート構造ＦＥＴにかわって電気特
性の制御性や均一性の面で有利とされるセルフアライメ
ント（自己整合）構造ＦＥＴの採用が検討されてきた。
しかしながら、このようなセルフアライメント（自己整
合）構造に用いられる高融点金属合金膜の比抵抗はＷＳ
ｉで５０〜５００μΩ・ｃｍ程度と、従来のアルミニウ
ムの比抵抗２．５μΩ・ｃｍの２０〜２００倍に及び、
ゲート長を短くすればするほどゲート電極の断面積の減
少からゲート抵抗Ｒｇの増加は無視出来ないものとな
り、ＦＥＴの高周波特性を制限する大きな要因となって
いた。
グ集積回路ＭＭＩＣに用いるＧａＡｓＭＥＳＦＥＴの製
造方法には、リセスゲート構造ＦＥＴにかわって電気特
性の制御性や均一性の面で有利とされるセルフアライメ
ント（自己整合）構造ＦＥＴの採用が検討されてきた。
しかしながら、このようなセルフアライメント（自己整
合）構造に用いられる高融点金属合金膜の比抵抗はＷＳ
ｉで５０〜５００μΩ・ｃｍ程度と、従来のアルミニウ
ムの比抵抗２．５μΩ・ｃｍの２０〜２００倍に及び、
ゲート長を短くすればするほどゲート電極の断面積の減
少からゲート抵抗Ｒｇの増加は無視出来ないものとな
り、ＦＥＴの高周波特性を制限する大きな要因となって
いた。
【０００６】このために熱処理（アニール）後にゲート
電極上にＡｕ等の比抵抗の低い金属を被着してゲート抵
抗Ｒｇを低減する試みもあるが、簡易な方法で再現性良
く１μｍ以下の高融点金属合金膜から成るゲート電極上
にＡｕを被着することが非常に困難であった。
電極上にＡｕ等の比抵抗の低い金属を被着してゲート抵
抗Ｒｇを低減する試みもあるが、簡易な方法で再現性良
く１μｍ以下の高融点金属合金膜から成るゲート電極上
にＡｕを被着することが非常に困難であった。
【０００７】本発明は、原理的にどのようにゲート長が
小さくともゲート抵抗Ｒｇの十分低いＴ型ゲート電極を
作製できる高融点金属合金を用いたセルフアライメント
構造ＧａＡｓＭＥＳＦＥＴの製造方法を提供することを
目的とする。
小さくともゲート抵抗Ｒｇの十分低いＴ型ゲート電極を
作製できる高融点金属合金を用いたセルフアライメント
構造ＧａＡｓＭＥＳＦＥＴの製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、半絶縁性基板表面に、タングステンシリサ
イド（ＷＳｉ）、タングステンシリコンナイトライド
（ＷＳｉＮ）、タングステンナイトライド（ＷＮ）、タ
ングステンアルミニウム（ＷＡｌ）等を含む高融点金属
合金膜を被着する工程と、前記高融点金属合金膜をエッ
チングしゲート電極および縮小投影露光装置（ステッパ
ー）のマスク重ね合わせ用アライメントマークを形成す
る工程と、前記ゲート電極および前記アライメントマー
クが形成された前記半絶縁性基板表面に第１のレジスト
を塗布し前記第１のレジストを平坦化する工程と、前記
第１のレジストをエッチングし前記ゲート電極および前
記アライメントマークの頭出しを行なう工程と、前記ゲ
ート電極および前記アライメントマークの頭部と前記第
１のレジストの表面に、Ｔｉ、Ａｌ、Ｎｉ等を含む第１
の金属を蒸着する工程と、前記第１の金属が蒸着された
基板表面に第２のレジストを塗布し前記アライメントマ
ークに合わせて前記ゲート電極上部に上部電極となるレ
ジストパターンを形成する工程と、前記第２のレジスト
開口部の前記第１の金属を除去する工程と、前記第２の
レジストパターン上に、Ａｕ、Ａｌ等を含む第２の金属
を蒸着してリフトオフを行なう工程とを含むものであ
る。
するために、半絶縁性基板表面に、タングステンシリサ
イド（ＷＳｉ）、タングステンシリコンナイトライド
（ＷＳｉＮ）、タングステンナイトライド（ＷＮ）、タ
ングステンアルミニウム（ＷＡｌ）等を含む高融点金属
合金膜を被着する工程と、前記高融点金属合金膜をエッ
チングしゲート電極および縮小投影露光装置（ステッパ
ー）のマスク重ね合わせ用アライメントマークを形成す
る工程と、前記ゲート電極および前記アライメントマー
クが形成された前記半絶縁性基板表面に第１のレジスト
を塗布し前記第１のレジストを平坦化する工程と、前記
第１のレジストをエッチングし前記ゲート電極および前
記アライメントマークの頭出しを行なう工程と、前記ゲ
ート電極および前記アライメントマークの頭部と前記第
１のレジストの表面に、Ｔｉ、Ａｌ、Ｎｉ等を含む第１
の金属を蒸着する工程と、前記第１の金属が蒸着された
基板表面に第２のレジストを塗布し前記アライメントマ
ークに合わせて前記ゲート電極上部に上部電極となるレ
ジストパターンを形成する工程と、前記第２のレジスト
開口部の前記第１の金属を除去する工程と、前記第２の
レジストパターン上に、Ａｕ、Ａｌ等を含む第２の金属
を蒸着してリフトオフを行なう工程とを含むものであ
る。
【０００９】なお、従来のような基板の一部に凹部を設
けただけのアライメントマークでは、Ｔｉ膜が縮小投影
露光装置（ステッパー）のアライメントマーク検出用レ
ーザー光を遮る上に、レジストが平坦化され段差がほと
んど無くなるためにアライメントマークの検出ができ
ず、ゲート電極上部のマスク位置合わせができない。こ
の問題を解決するために本発明では、ゲート電極形成と
同時に新たにアライメントマークを形成し、ゲート電極
の頭だし工程において十分な段差を持ったアライメント
マークを形成することにより、ゲート電極上部のマスク
位置合わせを可能にしている。
けただけのアライメントマークでは、Ｔｉ膜が縮小投影
露光装置（ステッパー）のアライメントマーク検出用レ
ーザー光を遮る上に、レジストが平坦化され段差がほと
んど無くなるためにアライメントマークの検出ができ
ず、ゲート電極上部のマスク位置合わせができない。こ
の問題を解決するために本発明では、ゲート電極形成と
同時に新たにアライメントマークを形成し、ゲート電極
の頭だし工程において十分な段差を持ったアライメント
マークを形成することにより、ゲート電極上部のマスク
位置合わせを可能にしている。
【００１０】
【作用】このようにして、ＭＥＳＦＥＴのイオン注入層
の形成を高融点金属合金膜を用いたセルフアライン（自
己整合）法を用いて行い、アニールを行なった後、高融
点金属合金膜とＴｉ／Ａｕの２層から成るＴ型ゲートを
形成することにより、ゲート長の短い高融点金属合金膜
をショットキー電極に持ち、かつゲート抵抗Ｒｇの十分
低いＴ型ゲート電極をもつＧａＡｓＭＥＳＦＥＴを容易
に作製することができる。この結果、遮断周波数ｆｔや
最大発振周波数ｆｍａｘの高い高周波特性に優れたＭＥ
ＳＦＥＴが作製でき、このＭＥＳＦＥＴを用いたＧａＡ
ｓＭＭＩＣは高周波特性に優れ、より低消費電力で動作
させることが可能である。
の形成を高融点金属合金膜を用いたセルフアライン（自
己整合）法を用いて行い、アニールを行なった後、高融
点金属合金膜とＴｉ／Ａｕの２層から成るＴ型ゲートを
形成することにより、ゲート長の短い高融点金属合金膜
をショットキー電極に持ち、かつゲート抵抗Ｒｇの十分
低いＴ型ゲート電極をもつＧａＡｓＭＥＳＦＥＴを容易
に作製することができる。この結果、遮断周波数ｆｔや
最大発振周波数ｆｍａｘの高い高周波特性に優れたＭＥ
ＳＦＥＴが作製でき、このＭＥＳＦＥＴを用いたＧａＡ
ｓＭＭＩＣは高周波特性に優れ、より低消費電力で動作
させることが可能である。
【００１１】
【実施例】図１は第１の発明の一実施例を説明するため
のもので、Ｔ型ゲ−ト電極を持つセルフアライメント構
造ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための各
主要工程における断面図である。
のもので、Ｔ型ゲ−ト電極を持つセルフアライメント構
造ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための各
主要工程における断面図である。
【００１２】同図において、まず半絶縁性基板１にレジ
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図１ａ）。次に
半絶縁性ＧａＡｓ基板１の表面に例えばＷＳｉ等の高融
点金属合金膜４をスパッタ法により５００ｎｍ程度の厚
さで被着し、レジスト５をマスクとして反応性イオンエ
ッチング（ＲＩＥ）によって高融点金属合金膜４をエッ
チングしゲート電極６および縮小投影露光装置（ステッ
パー）のマスク重ね合わせ用アライメントマーク７を形
成する（図１ｂ）。次にレジスト８および前記ゲート電
極６をマスクとし、28Ｓｉ+ を加速電圧８０ｋｅＶ、ド
ーズ量２×１０13ｃｍ-2の条件でイオン注入し自己整合
でｎ形高濃度層９を形成する（図１ｃ）。次に、半絶縁
性ＧａＡｓ基板１の表面にＳｉＯ 2 等の絶縁膜１０をプ
ラズマＣＶＤ法等により約１０〜５００ｎｍの厚さで堆
積し、これを保護膜としてＮ2 雰囲気中８００℃前後の
温度で約１５分の熱処理（アニール）を行い注入された
不純物の活性化を行なう（図１ｄ）。次に絶縁膜１０を
弗酸などにより除去した後、レジスト１１を１５００ｎ
ｍの厚さで塗布してレジストの平坦化を行う。この時レ
ジスト１１は低粘度の方がより平坦化に適し、塗布後の
熱処理（ポストベーク）を行うことも有効である（図１
ｅ）。次にＯ 2 プラズマのよる反応性イオンエッチング
（ＲＩＥ）によりレジスト１１のエッチングを行いゲ−
ト電極６ならびにアライメントマ−ク７の頭出しを行
う。この時レジスト１１の最終的な膜厚は光学的手法を
用いた膜厚測定装置を用いてモニターし、３００ｎｍ程
度になるようにする（図１ｆ）。次にゲ−ト電極６なら
びにアライメントマーク７の頭部が露出したレジスト１
１の表面に電子ビーム蒸着法によってＴｉ膜１２を５０
ｎｍの厚さで蒸着し、第２のレジスト１３を塗布しゲー
ト電極６と同時に形成したアライメントマーク７に合わ
せて露光し現像を行うことによりゲート電極上部のパタ
ーンを形成する（図１ｇ）。このとき、従来のような基
板の一部に凹部を設けただけのアライメントマークで
は、Ｔｉ膜が縮小投影露光装置（ステッパー）のアライ
メントマーク検出用レーザー光を遮る上に、レジストが
平坦化され段差がほとんど無くなるためにアライメント
マークの検出ができず、ゲート電極上部のマスク位置合
わせができない。この問題を解決するために本発明で
は、ゲート電極形成と同時に新たにアライメントマーク
を形成し、ゲート電極の頭だし工程において十分な段差
を持ったアライメントマークを形成することにより、ゲ
ート電極上部のマスク位置合わせを可能にしている。次
に、第２のレジスト１３開口部分のＴｉ膜１２を１％弗
酸で除去し、電子ビーム蒸着法によりＴｉ膜１４および
Ａｕ膜１５をそれぞれ５０ｎｍと５００ｎｍの厚さで蒸
着する（図１ｈ）。次にアセトン中で不要なレジストな
らびに金属膜をリフトオフしてＴ型ゲート電極が完成す
る（図１ｉ）。その後、レジストを用いてリフトオフ法
によりＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚さで被
着し、熱処理（シンター）を施してソース電極１６およ
びドレイン電極１７を形成してＧａＡｓＭＥＳＦＥＴが
完成する（図１ｊ）。
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図１ａ）。次に
半絶縁性ＧａＡｓ基板１の表面に例えばＷＳｉ等の高融
点金属合金膜４をスパッタ法により５００ｎｍ程度の厚
さで被着し、レジスト５をマスクとして反応性イオンエ
ッチング（ＲＩＥ）によって高融点金属合金膜４をエッ
チングしゲート電極６および縮小投影露光装置（ステッ
パー）のマスク重ね合わせ用アライメントマーク７を形
成する（図１ｂ）。次にレジスト８および前記ゲート電
極６をマスクとし、28Ｓｉ+ を加速電圧８０ｋｅＶ、ド
ーズ量２×１０13ｃｍ-2の条件でイオン注入し自己整合
でｎ形高濃度層９を形成する（図１ｃ）。次に、半絶縁
性ＧａＡｓ基板１の表面にＳｉＯ 2 等の絶縁膜１０をプ
ラズマＣＶＤ法等により約１０〜５００ｎｍの厚さで堆
積し、これを保護膜としてＮ2 雰囲気中８００℃前後の
温度で約１５分の熱処理（アニール）を行い注入された
不純物の活性化を行なう（図１ｄ）。次に絶縁膜１０を
弗酸などにより除去した後、レジスト１１を１５００ｎ
ｍの厚さで塗布してレジストの平坦化を行う。この時レ
ジスト１１は低粘度の方がより平坦化に適し、塗布後の
熱処理（ポストベーク）を行うことも有効である（図１
ｅ）。次にＯ 2 プラズマのよる反応性イオンエッチング
（ＲＩＥ）によりレジスト１１のエッチングを行いゲ−
ト電極６ならびにアライメントマ−ク７の頭出しを行
う。この時レジスト１１の最終的な膜厚は光学的手法を
用いた膜厚測定装置を用いてモニターし、３００ｎｍ程
度になるようにする（図１ｆ）。次にゲ−ト電極６なら
びにアライメントマーク７の頭部が露出したレジスト１
１の表面に電子ビーム蒸着法によってＴｉ膜１２を５０
ｎｍの厚さで蒸着し、第２のレジスト１３を塗布しゲー
ト電極６と同時に形成したアライメントマーク７に合わ
せて露光し現像を行うことによりゲート電極上部のパタ
ーンを形成する（図１ｇ）。このとき、従来のような基
板の一部に凹部を設けただけのアライメントマークで
は、Ｔｉ膜が縮小投影露光装置（ステッパー）のアライ
メントマーク検出用レーザー光を遮る上に、レジストが
平坦化され段差がほとんど無くなるためにアライメント
マークの検出ができず、ゲート電極上部のマスク位置合
わせができない。この問題を解決するために本発明で
は、ゲート電極形成と同時に新たにアライメントマーク
を形成し、ゲート電極の頭だし工程において十分な段差
を持ったアライメントマークを形成することにより、ゲ
ート電極上部のマスク位置合わせを可能にしている。次
に、第２のレジスト１３開口部分のＴｉ膜１２を１％弗
酸で除去し、電子ビーム蒸着法によりＴｉ膜１４および
Ａｕ膜１５をそれぞれ５０ｎｍと５００ｎｍの厚さで蒸
着する（図１ｈ）。次にアセトン中で不要なレジストな
らびに金属膜をリフトオフしてＴ型ゲート電極が完成す
る（図１ｉ）。その後、レジストを用いてリフトオフ法
によりＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚さで被
着し、熱処理（シンター）を施してソース電極１６およ
びドレイン電極１７を形成してＧａＡｓＭＥＳＦＥＴが
完成する（図１ｊ）。
【００１３】このようにしてＴ型ゲ−ト電極を持つセル
フアライメント構造ＧａＡｓＭＥＳＦＥＴが製造され
る。なお、本実施例はあくまでも一例であり、本発明の
構成を逸脱しない範囲で改良または変更が有り得ること
は言うまでもない。
フアライメント構造ＧａＡｓＭＥＳＦＥＴが製造され
る。なお、本実施例はあくまでも一例であり、本発明の
構成を逸脱しない範囲で改良または変更が有り得ること
は言うまでもない。
【００１４】
【発明の効果】以上説明したように本発明によれば、ゲ
ート長Ｌｇの極めて短い高融点金属合金膜と電気抵抗の
低いＴｉ／Ａｕの２層構造から成るＴ型ゲート電極を容
易に作製することができる。この結果、ＭＥＳＦＥＴの
ゲート長Ｌｇの短縮が可能となりＦＥＴの高ｇｍ化が図
れ、合わせてゲート・ソース間容量Ｃｇｓが極めて小さ
くゲート抵抗Ｒｇの十分低いＧａＡｓＭＥＳＦＥＴを容
易に製造することができる。したがって、本発明による
ＭＥＳＦＥＴを用いたＧａＡｓＭＭＩＣは高周波特性に
優れ、より低消費電力で動作させることができる。
ート長Ｌｇの極めて短い高融点金属合金膜と電気抵抗の
低いＴｉ／Ａｕの２層構造から成るＴ型ゲート電極を容
易に作製することができる。この結果、ＭＥＳＦＥＴの
ゲート長Ｌｇの短縮が可能となりＦＥＴの高ｇｍ化が図
れ、合わせてゲート・ソース間容量Ｃｇｓが極めて小さ
くゲート抵抗Ｒｇの十分低いＧａＡｓＭＥＳＦＥＴを容
易に製造することができる。したがって、本発明による
ＭＥＳＦＥＴを用いたＧａＡｓＭＭＩＣは高周波特性に
優れ、より低消費電力で動作させることができる。
【図１】本発明によるＧａＡｓＭＥＳＦＥＴの製造工程
断面図
断面図
【図２】従来のＧａＡｓＭＥＳＦＥＴの製造工程断面図
１ 半絶縁性基板 ２ レジスト ３ ｎ形動作層 ４ ＷＳｉ ５ レジスト ６ ゲート電極 ７ アライメントマーク ８ レジスト ９ ｎ形高濃度層 １０ 絶縁膜 １１ 第１のレジスト １２ Ｔｉ膜 １３ 第２のレジスト １４ Ｔｉ膜 １５ Ａｕ膜 １６ ソース電極 １７ ドレイン電極 １８ レジスト
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/027 H01L 21/28 301 H01L 21/306 H01L 29/80 - 29/812
Claims (4)
- 【請求項１】 半絶縁性基板表面に高融点金属合金膜を
被着する工程と、前記高融点金属合金膜をエッチングし
ゲート電極および縮小投影露光装置（ステッパー）のマ
スク重ね合わせ用アライメントマークを形成する工程
と、前記ゲート電極および前記アライメントマークが形
成された前記半絶縁性基板表面に第１のレジストを塗布
し前記第１のレジストを平坦化する工程と、前記第１の
レジストをエッチングし前記ゲート電極および前記アラ
イメントマークの頭出しを行なう工程と、前記ゲート電
極および前記アライメントマークの頭部と前記第１のレ
ジストの表面に第１の金属を蒸着する工程と、前記第１
の金属が蒸着された基板表面に第２のレジストを塗布し
前記アライメントマークに合わせて前記ゲート電極上部
に上部電極となるレジストパターンを形成する工程と、
前記第２のレジスト開口部の前記第１の金属を除去する
工程と、前記第２のレジストパターン上に第２の金属を
蒸着してリフトオフを行なう工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項２】 前記高融点金属合金膜は、タングステン
シリサイド（ＷＳｉ）、タングステンシリコンナイトラ
イド（ＷＳｉＮ），タングステンナイトライド（Ｗ
Ｎ）、タングステンアルミニウム（ＷＡｌ）のうちいず
れか一つを含む請求項１記載の電界効果トランジスタの
製造方法。 - 【請求項３】 前記第１の金属はＴｉまたはＡｌまたは
Ｎｉを含む請求項１記載の電界効果トランジスタの製造
方法。 - 【請求項４】 前記第２の金属はＡｕまたはＡｌを含む
請求項１記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303355A JP3018791B2 (ja) | 1992-11-13 | 1992-11-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303355A JP3018791B2 (ja) | 1992-11-13 | 1992-11-13 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151467A JPH06151467A (ja) | 1994-05-31 |
| JP3018791B2 true JP3018791B2 (ja) | 2000-03-13 |
Family
ID=17919985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4303355A Expired - Fee Related JP3018791B2 (ja) | 1992-11-13 | 1992-11-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018791B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3193867B2 (ja) * | 1996-03-26 | 2001-07-30 | シャープ株式会社 | 半導体ウェハ上への電極形成方法 |
| JP2010098194A (ja) * | 2008-10-17 | 2010-04-30 | Meijo Univ | 蛍光体、発光素子、発光装置及び蛍光体の製造方法 |
-
1992
- 1992-11-13 JP JP4303355A patent/JP3018791B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH06151467A (ja) | 1994-05-31 |
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