JPH04318939A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果型トランジス
タ（ＦＥＴ）、特にマイクロ波集積回路（ＭＩＣ）及び
モノリシックマイクロ波集積回路（ＭＭＩＣ）で使用さ
れる電界効果型トランジスタの製造方法に関するもので
ある。

【０００２】

【従来の技術】マイクロ波帯での高周波動作を目的とし
た、ＧａＡｓを用いたＭＭＩＣやＭＩＣは、電界効果型
トランジスタ等の能動素子と抵抗、容量、インダクタ等
の受動素子を組み合わせ形成する。ここで用いられる電
界効果型トランジスタの動作周波数は、２ＧＨｚ以上と
非常に高いため、トランジスタ自体の高速性が要求され
る。そこで高速性を表すｆＴ　（電流遮断周波数）を向
上させるよう工夫されている。図３はその電界効果型ト
ランジスタの構造の一例を示す図である。具体的には、
トランスコンダクタンスｇｍを向上させゲート容量を低
減させるため、短ゲートにする（通常０．５μｍ以下）
。 また、ソース抵抗を減らすため、製造工程中にゲート電
極形成領域に設けられるダミーゲート（図示せず）をマ
スクとして基板１の表面に不純物をイオン注入し、それ
を活性化して低抵抗のソース領域７及びドレイン領域８
を設けるなどしている。

【０００３】一方、ＨＥＭＴ（高電子移動度トランジス
タ）などエピタキシャル成長によって活性層や低抵抗層
を形成する場合は、ゲート領域を掘り込んでその部分に
ゲート電極を形成するリセス構造とし、寄生抵抗の低減
化を図っている。

【０００４】

【発明が解決しようとする課題】しかし、上述したよう
に、自己整合的に低抵抗のソース領域とドレイン領域を
形成する場合、ゲート電極と対称の領域に不純物をイオ
ン注入して低抵抗領域を形成すると、ドレイン・ゲート
間が近接しがちで耐圧が低くなり、ドレインコンダクタ
ンスｇｄが悪くなる。そのため、高周波領域で動作し、
大電流が流れる電力用ＦＥＴに使用するためには、ゲー
ト長を短くすると共にドレイン領域をゲート電極からで
きるだけオフセットさせ、ドレイン耐圧を向上させる必
要があったが、従来の方法では、そのような構造を容易
に製造できないという問題があった。また、ＨＥＭＴな
どに用いられているリセス構造では、基板表面をエッチ
ングするため、一般に素子の均一性が損なわれ、歩留ま
りが低下するという問題があった。

【０００５】そこで本発明は、上記の問題点を解決した
電界効果型トランジスタの製造方法を提供する。

【０００６】

【課題を解決するための手段】本発明に係る電界効果型
トランジスタの製造方法は、半導体基板の表面に活性層
を形成する第１の工程と、全面にレジスト材を堆積した
後レジスト材を選択的に除去して活性層上にレジスト材
のパターンを形成し、レジスト材のパターンの側面に絶
縁膜を被着してゲート領域用パターンを形成する第２の
工程と、半導体基板の表面に対向し、かつ半導体基板の
ドレイン電極が形成される側に傾斜する方向から、ゲー
ト領域用パターンをマスクとして不純物のイオンを注入
し、ソース領域、及びドレイン領域を自己整合的に形成
する第３の工程と、ゲート領域用パターンのレジスト材
、及び不要な部分の絶縁膜を除去し、ダミーゲートとす
る第４の工程と、ソース領域、及びドレイン領域上にそ
れぞれソース電極、及びドレイン電極を形成した後、全
面にレジスト材を堆積してレジスト膜を形成する第５の
工程と、レジスト膜を、前記ダミーゲートが露出するま
でエッチバックした後ダミーゲートを除去してゲート電
極を形成する第６の工程とを備えることを特徴とする。

【０００７】

【作用】本発明によれば、ゲート電極形成領域よりドレ
イン側に設けられるゲート領域用パターンをマスクとし
て基板の斜め上方より不純物をイオン注入するため、結
果的にはゲート電極に対し、低抵抗のドレイン領域をソ
ース領域よりもできるだけオフセットさせて形成するこ
とができる。

【０００８】また、前述のゲート領域用パターンはレジ
スト材のパターンの側面に絶縁膜を被着して形成された
ものであり、その被着した絶縁膜をダミーゲートとする
ために、ゲート長の短い電極を容易に形成することがで
きる。

【０００９】

【実施例】以下、本発明の実施例を図に基づいて説明す
る。図１及び図２は、本発明の実施例に係る製造方法を
示す工程別素子断面図である。

【００１０】まず、ＧａＡｓの半導体基板１の表面に、
不純物としてＳｉをイオン注入し、活性層２を形成する
（図１（ａ）図示）。この活性層２は、本実施例のよう
にイオン注入により形成できる他、エピタキシャル成長
によっても形成することができる。

【００１１】次に、フォトリソグラフィの技術を用い、
活性層２上に選択的にレジストパターン３を形成する（
同図（ｂ）図示）。このレジストパターン３の膜厚は１
μｍ程度で十分である。次に、スパッタ法、ＥＣＲ−Ｃ
ＶＤ法等の熱のかからない方法を用い、酸化シリコン膜
４を全面に堆積する（同図（ｃ）図示）。このときの酸
化シリコン膜４の厚みが、後に形成されるゲート電極の
ゲート長を決定することになる。その後、ＲＩＥ法によ
りＣＦ４　などのガスを用いて、半導体基板１の表面が
露出するまで酸化シリコン膜４をエッチバックし、ゲー
ト領域用パターン４ａを形成する。このゲート領域用パ
ターン４ａの幅は，後に形成されるゲート電極とドレイ
ン領域との距離を決定するものであり、形成の際に所望
の幅に設定できる（同図（ｄ）図示）。

【００１２】次に、半導体基板１の法線方向より７度か
ら１０度の傾斜角度で、ドレイン側から不純物としてＳ
ｉをイオン注入する。これにより自己整合的にソース領
域７及びドレイン領域８を形成することができる。なお
、イオン注入の際の加速エネルギーは９０ｋｅＶ、ドー
ズ量は４×１０１３ｃｍ−２程度で良い。

【００１３】その後、フォトリソグラフィとエッチング
の技術を用い、ゲート領域用パターンを構成するレジス
トパターン３と、被着している酸化シリコン膜４の不要
部分を除去して、残存する酸化シリコン膜をダミーゲー
ト５とする。従って、ダミーゲートの幅を容易に短く形
成することができる。

【００１４】その後、ＥＣＲ−ＣＶＤ法を用いて窒化シ
リコン膜６を全面に形成する（同図（ｅ）図示）。この
ときの膜厚は８００オングストローム程度である。次に
、アニールを行い、注入したＳｉイオンの活性化を行う
。これにより低抵抗のソース領域７及びドレイン領域８
を形成する。次にフォトリソグラフィの技術を用い、ソ
ース領域７上、及びドレイン領域８上に、それぞれソー
ス電極９及びドレイン領域１０を形成し、さらに全面に
下層レジスト膜１１を設ける　　（同図（ｆ）図示）。 この下層レジスト膜１１の膜厚は１．５μｍ程度で良い
。

【００１５】その後、ＲＩＥ法によりＯ２　などのガス
を用い、酸化シリコンからなるダミーゲート５の最上部
が露出するまで下層レジスト膜１１のエッチングを行う
（図２（ａ）図示）。次に、バッファードＨＦなどでダ
ミーゲート５を除去し、さらにダミーゲート５の直下の
窒化シリコン膜６も除去する（同図（ｂ）図示）。この
とき、ウェットエッチングでなくＲＩＥを用いても良い
。さらにその全面に、蒸着法によって、Ｔｉ、Ｐｔ、Ａ
ｕ等のゲート電極用のショットキー金属１１を１５００
オングストローム程度の厚さに被着する。次にその上に
上層レジスト膜１３を塗布し、フォトリソグラフィの技
術を用いてダミーゲート５の除去によって先に形成され
た開口部を含む所定領域上のレジスト材を除去する（同
図（ｃ）図示）。このようにパターン形成された上層レ
ジスト膜１３をマスクとして、その開口部にメッキ法を
用いてＡｕを約１．５μｍ程度成長させる　　（同図（
ｄ）図示）。次に、上層レジスト膜１３を除去した後イ
オンミリングによって不要な部分のゲート用金属１２を
除去し、さらに下層レジスト膜１１をすべて除去する。 これにより、ゲート電極１５の形状をマッシュルーム型
に製造することができ、倒れにくく信頼性の高い電極を
得ることができる（同図（ｅ）図示）。

【００１６】上述の製造方法では、ダミーゲート５に対
し、低抵抗のドレイン領域８を自己整合的に、かつソー
ス領域７よりもできるだけオフセットさせて形成するこ
とができる。それと共に、ＥＢ（電子ビーム）露光のよ
うにウエハ上に直接描画することなく、光学露光のみで
サブミクロンのゲートを容易に形成できる。

【００１７】

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極に対し、低抵抗のドレイン領域をソース領域よ
りもできるだけオフセットさせて形成することができる
ため、ゲート・ドレイン耐圧は向上し、ドレインコンダ
クタンスを改善することができる。このため、利得の向
上が期待できる。

【００１８】また、容易にゲート長を短くすることがで
き遮断周波数の向上が行えるため、良好な高周波数特性
を得ることができる。従って、高周波領域で動作する大
電力用ＦＥＴに使用することができる。

【００１９】さらに、マッシュルーム型ゲート電極はメ
ッキ法で形成されるために倒れにくく、信頼性の高い電
界効果型トランジスタを製造することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る電界効果型トランジスタ
の工程別素子断面図である。

【図２】本発明の実施例に係る電界効果型トランジスタ
の工程別素子断面図である。

【図３】従来の電界効果型トランジスタの素子断面図で
ある。

【符号の説明】

１…半導体基板 ２…活性層 ３…レジストパターン ４…酸化シリコン膜 ４ａ…ゲート領域用パターン ５…ダミーゲート ６…窒化シリコン膜 ７…ソース領域 ８…ドレイン領域 ９…ソース電極 １０…ドレイン電極 １１…下層レジスト膜 １２…ゲート用金属 １３…上層レジスト膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基板の表面に活性層を形成する
   第１の工程と、全面にレジスト材を堆積した後当該レジ
   スト材を選択的に除去して前記活性層上にレジスト材の
   パターンを形成し、当該レジスト材のパターンの側面に
   絶縁膜を被着してゲート領域用パターンを形成する第２
   の工程と、前記半導体基板の表面に対向し、かつ前記半
   導体基板のドレイン電極が形成される側に傾斜する方向
   から、前記ゲート領域用パターンをマスクとして不純物
   のイオンを注入し、アニールを行ってソース領域、及び
   ドレイン領域を自己整合的に形成する第３の工程と、前
   記ゲート領域用パターンのレジスト材、及び不要な部分
   の絶縁膜を除去し、ダミーゲートとする第４の工程と、
   前記ソース領域、及びドレイン領域上にそれぞれソース
   電極、及びドレイン電極を形成した後、全面にレジスト
   材を堆積して下層レジスト膜を形成する第５の工程と、
   前記下層レジスト膜を、前記ダミーゲートが露出するま
   でエッチバックした後当該ダミーゲートを除去し、ゲー
   ト電極を形成する第６の工程とを備えることを特徴とす
   る電界効果型トランジスタの製造方法。
2. 【請求項２】　　前記第６の工程は、前記ダミーゲート
   を除去した後にショットキー金属を被着し、次いでゲー
   ト電極部分を含む領域に開口を有する上層レジスト膜を
   形成し、次いで金属をメッキすることを特徴とする請求
   項１記載の電界効果型トランジスタの製造方法。