KR20000005660A - Ｃｍｏｓ자기-정합스트랩상상호접속및그방법 - Google Patents

Ｃｍｏｓ자기-정합스트랩상상호접속및그방법 Download PDF

Info

Publication number
KR20000005660A
KR20000005660A KR1019990017339A KR19990017339A KR20000005660A KR 20000005660 A KR20000005660 A KR 20000005660A KR 1019990017339 A KR1019990017339 A KR 1019990017339A KR 19990017339 A KR19990017339 A KR 19990017339A KR 20000005660 A KR20000005660 A KR 20000005660A
Authority
KR
South Korea
Prior art keywords
transistor
source
region
field oxide
drain
Prior art date
Application number
KR1019990017339A
Other languages
English (en)
Other versions
KR100375752B1 (ko
Inventor
슈솅텡
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
존 엠. 매닝
샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤, 존 엠. 매닝, 샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드 filed Critical 마찌다 가쯔히꼬
Publication of KR20000005660A publication Critical patent/KR20000005660A/ko
Application granted granted Critical
Publication of KR100375752B1 publication Critical patent/KR100375752B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 작은 소스/드레인 표면 영역을 가능하게 하는 CMOS 상호접속 방법을 제공한다. 이 상호접속은 스트랩 및 비아형 접속에 모두 적용할 수 있다. 실리사이드막을 소스/드레인 영역으로부터 필드 산화물까지 형성함으로써, 작은 소스/드레인 영역의 표면 영역이 인접하는 필드 산화물 영역으로 확장된다. 필드 산화물을 피복한 실리사이드에 접촉함으로써, 동일한 금속층상 또는 다른 금속층으로 상호접속이 형성된다. 소스/드레인 영역은 실리사이드막을 수용할 만큼 충분히 크기만 하면 된다. 작은 소스 및 드레인 영역을 갖는 트랜지스터는 보다 작은 드레인 누설 전류 및 더 적은 기생 용량을 갖는다. 또한, 본 발명은 CMOS 트랜지스터 상호접속 장치를 제공한다.

Description

ＣＭＯＳ 자기-정합 스트랩상 상호접속 및 그 방법{CMOS SELF-ALIGNED STRAPPED INTERCONNECTION AND METHOD FOR SAME}
본 발명은 일반적으로 집적 회로(IC) 프로세스 기술, 및 더 구체적으로는 소스/드레인 영역의 크기를 감소시키는 CMOS 상호접속 및 트랜지스터의 상호 접속 방법에 관한 것이다.
누설 전류, 기생 용량 및 스위칭 속도는 모두 소스/드레인 접합 영역의 크기에 의존한다. 이를 위해, 소스/드레인 표면 영역 및 접합 깊이를 감소시키는 연구가 진행되고 있다. 마찬가지로, IC 기판의 트랜지스터 밀도를 증가시키기 위해 트랜지스터의 전체 크기를 감소시키는 연구가 계속되고 있다.
트랜지스터의 크기를 감소의 목적은 많은 원인에 의존한다. 그러나, IC 에서 트랜지스터간 및 금속층 간의 상호접속의 필요성은 크기 감소를 제한하는 적어도 하나의 원인으로 된다. 별도의 금속층으로부터 트랜지스터의 소스 또는 드레인의 접속은 전형적으로 그 위에 배치된 층간 유전체를 통과하는 비아(via)를 통해 형성된다. 알루미늄 등의 금속이 아래에 위치하는 소스 또는 드레인 영역에 접촉하도록 비아에 충전된다. 층간 유전체 표면에서 트렌치 또는 배선이 비아에 교차하고, 그 배선으로부터 비아를 통해 트랜지스터의 소스/드레인 표면에 전기적 소통이 행해진다. 포토리소그래픽 마스크, 에칭 프로세스, 및 위치 정렬에서의 고유한 분해능 오차 때문에, 비아의 직경이 어느 정도 작게 하는 것에 대한 제약이 있다. 미크론 이하의 크기의 비아에서도, 전기적 접속을 위해 비교적 큰 소스/드레인 표면 영역을 필요로 한다.
소스/드레인 영역의 표면 영역에 의존하지 않는 트랜지스터 상호접속 방법이 개발되면 유리하다.
IC 기판의 금속층간 상호접속이 트랜지스터의 소스/드레인 영역에 대해 직접 형성된다면 유리하다.
트랜지스터의 소스 및 드레인 영역을 감소시켜 소스 및 드레인 영역으로의접속에 대해 영향을 주지 않고 드레인 누설 전류를 최소화할 수 있으면 유리하다.
도1은 종래 기술의 CMOS 트랜지스터의 평면도이다.
도2는 종래 기술의 도1의 트랜지스터의 부분 단면도이다.
도3 내지 12는 본 발명에 따라 완성된 CMOS 상호접속의 형성공정을 나타낸 도면이다.
도13은 주위의 필드 산화물 영역을 통한 CMOS 상호접속의 형성 방법을 나타낸 공정도이다.
도14는 필드 산화물 영역에 걸쳐 트랜지스터 사이의 스트랩 상호접속을 형성하는 방법을 나타낸 공정도이다.
따라서, 본 방법은 적어도 소스/드레인 표면 영역을 갖는 제1 트랜지스터로부터 주위의 필드 산화물 영역에 걸쳐 상호접속을 형성하기 위한 것이다. 본 방법은,
a) 소스/드레인 표면 영역 및 그 주위의 필드 산화물 영역을 포함하는 실리콘-게르마늄 화합물과 같은 반도체막을 상기 트랜지스터상에 퇴적하는 공정;
b) 상기 소소/드레인 영역 및 필드 산화물의 선택된 인접 영역을 커버하는 고융점 금속층을 상기 반도체막상에 퇴적하는 공정; 및
c) 상기 반도체막 및 상기 고융점 금속을 어닐링하여, 상기 소스/드레인 표면 영역 및 상기 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성하는 공정을 포함한다. 그 주위의 필드 산화물 영역으로부터 상기 소스/드레인 영역에 대한 전기적 접속이 형성된다.
일반적으로, 상기 트랜시스터는 게이트 산화물층을 갖는 게이트 전극, 및 상기 소스/드레인 영역의 일부분상에 위치하는 제1 산화물 측벽을 포함한다. 다음, 공정 a)는 상기 게이트 전극 및 상기 제1 산화물 측벽상에 위치하는 반도체막을 퇴적하는 공정을 포함한다. 고융점 금속을 퇴적하기 전에, 산화물과 같은 절연층을 제1 반도체막상에 퇴적한다. 이 산화물층을 이방성 에칭시켜, 상기 소스/드레인 표면 영역, 게이트 전극 및 주위의 필드 산화물 영역상에 위치하는 산화물을 제거한다. 고지향성 이방성 에칭 프로세스 때문에, 게이트 전극 측벽으로부터 산화물이 제거되지 않아, 제2 측벽이 형성된다. 다음, 공정 b)는 상기 게이트 전극 및 상기 제2 측벽상에 위치하는 고융점 금속을 퇴적하는 공정을 포함한다. 공정 c)는 상기 트랜지스터를 어닐링하여 상기 반도체막이 노출된 실리사이드막을 형성하는 공정을 포함한다. 따라서, 실리사이드막은 제2 측벽상에 형성되지 않는다.
어닐링 후, 미반응의 고융점 금속, 상기 제2 측벽, 및 상기 제1 산화물 측벽상에 위치하는 상기 제1 반도체막을 제거한다. 상기 트랜지스터상에 유전체 중간층을 퇴적한다. 상기 유전체 중간층을 통해 상기 필드 산화물의 선택된 영역상에 위치하는 상기 실리사이드막에 콘택트 홀을 에칭한다. 상기 콘택트 홀내에 금속을 퇴적시켜, 트랜지스터 소스/드레인 영역과 상기 유전체 중간층의 표면 사이에 전기적 접속을 형성한다. 상기 방식으로, 상기 소스/드레인 영역의 크기에 관계없이 트랜지스터에 접속이 형성된다.
유사한 방식으로, 필드 산화물 영역에 걸쳐 동일한 금속층상에 제2 트랜지스터의 소스/드레인 영역과 제1 트랜지스터의 소스/드레인 영역 사이에 스트랩 상호접속이 형성된다. 공정 a)는 2개의 트랜지스터상에 반도체막을 퇴적하는 공정을 포함한다. 공정 b)에서 소스/드레인 표면 영역 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 고융점 금속을 퇴적한다. 공정 c)에서는 상기 반도체막 및 상기 고융점 금속을 어닐링하여 제2 트랜지스터의 소스/드레인, 제1 트랜지스터의 소스/드레인, 및 그 중간에 위치하는 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 형성한다. 상기 방식으로, 제1 트랜지스터로부터 제2 트랜지스터까지 전기적 상호접속이 그 사이에 위치하는 필드 산화물을 통해 형성된다. 예컨대,제1 트랜지스터의 드레인은 제2 트랜지스터의 소스에 접속된다.
CMOS 상호접속 및 프로세스에 의한 CMOS 상호접속 완성품이 제공된다. CMOS 상호접속은 소스/드레인 영역 및 소스/드레인 영역 주위의 필드 산화물 영역을 포함한다. 또한, CMOS 상호접속은 제1 산화물 측벽을 갖는 게이트 전극을 포함한다. 실리사이드막은 소스/드레인 표면 영역 및 필드 산화물의 선택된 인접 영역상에 위치한다. 상기 실리사이드층은 트랜지스터 및 그 주위의 필드 산화물 영역상에 위치하는 반도체막을 퇴적함으로써 형성된다. 이후, 절연층을 퇴적하고 이방성 에칭하여 제2 게이트 전극 측벽을 형성한다. 고융점 트랜지스터 및 필드 산화물의 선택된 인접 영역상에 퇴적하고 어닐링하여 실리사이드막을 형성한다. 제1 산화물 측벽상에 위치하는 미반응의 고융점 금속, 제2 산화물 측벽, 및 반도체막을 제거한다. 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 통해 트랜지스터 소스/드레인 표면 영역에 대한 전기적 접속이 형성된다.
도1은 CMOS 트랜지스터(종래기술)의 평면도이다. 트랜지스터(10)는 상부면 영역을 갖는 소스(12), 및 상부면 영역을 갖는 드레인(14)을 갖고 있다. 소스(12) 및 드레인(14)의 일부분상에 게이트 전극(16)이 위치한다. 게이트 전극(16)은 산화물 측벽(18)을 갖고 있고, 게이트 산화물층(20)상에 위치한다. 트랜지스터(10)는 필드 산화물 영역(22, 24)에 의해 포위되어 있다.
도2는 도1의 트랜지스터(10)의 부분 단면도이다(종래 기술). 트랜지스터(10) 및 필드 산화물 영역(22, 24)상에 유전체 중간층(26)이 위치하고 있다. 소스(12), 드레인(14) 및 게이트 전극(16)에 이르는 비아(28)가 유전체 중간층 내에서 에칭된다. 트랜지스터 활성 영역과 유전체 중간층(26)의 표면 사이에 전기적 접속을 형성하기 위해 비아(28)는 금속으로 충전된다. 절연체(26) 표면으로부터, 배선 또는 트렌치는 다른 전기적 성분에 접속된다(도시안됨). 소스/드레인(12, 14)의 전체 표면 영역은 비아 상호접속을 보장하기 위해 최소 크기보다 작아서는 안된다. 또한, 소스/드레인(12, 14)의 크기는 적어도 최소 드레인 누설 전류 및 최소 기생 용량이 되도록 한다.
도3 내지 도12는 본 발명의 완성 CMOS 상호접속의 형성 공정을 도시한다. 도3은 제1 트랜지스터(38) 및 인접하는 제2 트랜지스터(40)의 평면도이다. CMOS 상호접속은 제1 산화물 측벽(44)을 갖는 게이트 전극(42)을 포함한다. 제1 트랜지스터(38)는 전극(46) 및 결국 소스 영역으로 형성되는 그 아래에 위치하는 접합 영역을 포함한다. 마찬가지로, 전극(48)은 드레인 영역으로 된다. 이와 다르게, 영역(48)은 소스로 될 수 있고 영역(46)은 드레인으로 될 수 있다. 본 명세서에서 일반적으로, 영역(46,48,58,60)을 전극 또는 소스/드레인 영역으로서 칭한다. 필드 산화물 영역(50,52)은 소스/드레인 영역(46,48)을 포위하고 있다.
제2 트랜지스터(40)는 제1 산화물 측벽(56)을 갖는 게이트 전극(54)을 갖고 있다. 전극(58)은 소스 영역으로 형성되는 영역이고 전극(60)은 드레인 영역으로 형성된다. 이와 다르게, 전극(58)은 드레인으로 될 수 있고 전극(60)은 소스로 될 수 있다. 필드 산화물 영역(52,62)은 소스/드레인 영역(58, 60)을 포위하고 있다.
도4는 도3의 트랜지스터(38,40)의 부분 단면도이다. 5∼20 나노미터(nm) 정도의 두께를 갖는 게이트 산화물층(64)상에 게이트 전극(42)이 위치하고 있다. P형 도핑된 기판(68)상에 위치하도록 제1 트랜지스터(38)가 형성된다. N 웰(70)상에 위치하도록 제2 트랜지스터(40)가 형성된다.
벌크 실리콘, 절연체 상 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택된 트랜지스터(38, 40)에 의해, 상호접속이 형성된다. 종래 기술을 이용하여, 임계 전압 조정 이온 주입과 함께 웰(70)을 형성한다. 본 발명의 다른 양태에서, 웰(70)은 확산 또는 역행 고에너지 이온 주입으로부터 형성된다. 필드 산화물 영역(50,52,62)은 실리콘 국소 산화(LOCOS) 또는 얕은 트렌치 분리에 의해 형성된다. SOI 구조를 사용하는 경우, 본 기술 분야에서 주지한 바와 같이, 도핑된 웰을 형성하는 프로세스는 실리콘 섬(island) 에칭 및 임계 전압 조정 주입으로 대체된다.
일반적으로, 증착법에 의해 폴리실리콘을 퇴적하고, 도핑함으로써 게이트 전극(42,54)을 형성한다. 게이트 전극(42,54)의 두께는 200∼500 nm 정도이다.
도5는 반도체막(72) 층을 퇴적한 후 도4의 트랜지스터(38, 40)를 도시한다. 반도체막(72)은 트랜지스터(38, 40) 및 주위의 필드 산화물 영역(50,52,62)상에 위치한다. 분명히 하기 위해, 반도체막(72)을 사선으로 표시하고 있다. 반도체막(72)은 폴리실리콘 및 실리콘-게르마늄 화합물 SixGe1-x로 구성된 군으로부터 선택된다. 실리콘-게르마늄 화합물(SixGe1-x)에서, (x)는 0.5 내지 0.9의 범위내이다. 반도체막(72)은 50 내지 200 nm 범위의 두께(73)를 갖는다.
도6은 절연층(74)을 퇴적한 후 도5의 트랜지스터(38, 40)를 도시한다. 절연층(74)은 반도체막(72)상에 위치한다. 절연층(74)의 재료는 산화물 및 질화물로 구성된 군으로부터 선택된다. 본 발명의 일부 양태(도시안됨)에서, 반도체막(72)은 선택하지 않은 필드 산화물 영역(50,52,62)(후 공정에서 실리사이드막이 형성되지 않은 필드 산화물 영역)으로부터 에칭된다.
도7은 절연층(74)을 이방성 에칭한 후 도6의 트랜지스터(38, 40)를 도시한다. 이방성 에칭함으로써 제2 게이트 전극 측벽(76)을 형성한다. 플라즈마 에칭이 적합하다. 제1 측벽(44)(또는 56), 제2 측벽(76), 및 그 사이의 반도체막(72)은 결합 측벽 두께(77a)를 갖는다.
제조 프로세스의 현 시점에서, 이온 주입을 실시하여 소스/드레인 영역(46,48,58,60)(도3참조)과 관련된 활성 소스/드레인 영역을 형성한다. 분명하게 나타내도록, 1개의 전극 영역(48)만을 도시하고 있다. 예컨대, 제1 트랜지스터(38)가 NMOS 트랜지스터인 경우, 비소에 의한 N+ 이온 주입은 30 내지 60 keV의 에너지 수준, 5×1014내지 4×1015/cm2의 도즈량으로 실시된다. 제2 트랜지스터(40)가 PMOS 트랜지스터인 경우, BF2에 의한 P+ 이온 주입이 30 내지 60 keV의 에너지 수준, 및 5×1014내지 4×1015/cm2의 도즈량으로 실시된다. 도펀트의 확산은 800 내지 1000℃의 온도에서 20 내지 60분 동안 일어난다. NMOS 및 PMOS 트랜지스터를 도시하고 있지만, 본 발명은 특정한 트랜지스터 양식으로 제한되지 않는다. 얻어진 활성 소스/드레인 영역은 소스/드레인 영역(48)상에 위치하는 결합 측벽 두께(77a)의 약 2배인 소스/드레인 폭(77b)을 갖는다.
도8은 고융점 금속층(78)을 퇴적한 후 도7의 트랜지스터(38, 40)를 도시한다. 고융점 금속층(78)을 2중 사선으로 표시하고 있다. 고융점 금속층(78)은 반도체막(72)상에 퇴적되고, 소스/드레인 표면 영역(46,48,58,60) 및 선택된 필드 산화물(50,52,62) 인접 영역상에 퇴적된 반도체막(72)을 피복한다. 일반적으로, 고융점 금속층(78)은 전체 표면상에 등방적으로 퇴적된다. 다음, 고융점 금속층(78)이 바람직한 영역을 피복하도록 포토레지스트 마스크를 배치한다. 필드 산화물 영역 부분(50,62)과 같은 마스크에 의해 피복되지 않은 영역은 에칭 프로세스를 통해 제거된 고융점 금속층(78)을 갖는다. 고융점 금속(78)은 Ti, Co, W, Pt 및 Ni 등으로 구성된 군으로부터 선정된다.
도9는 어닐링 후 도8의 트랜지스터(38,40)를 도시한다. 트랜지스터(38,40)를 어닐링하여 실리사이드막(80)을 형성한다. 실리사이드막(80)은 소스/드레인 영역(46,48,58,60), 필드 산화물 영역(50,52,62)의 선택된 영역 및 게이트 전극(42,54)상에서, 고융점 금속층(78)이 반도체막(72)상에 위치하고 있는 영역(도8참조)에 형성된다. 고융점 금속층(78)이 반도체막(72)상에 위치하지 않은 영역에서는, 고융점 금속층(78)이 미반응 상태 그대로이다. 실리사이드막(80)은 2∼10Ω/평방인치의 저항률(임의의 치수 또는 단위계의 평방에 대해 일정한 저항률을 가짐)을 갖는다. 실리사이드막(80)은 40 내지 200 nm 범위의 두께(81)를 갖는다. 본 발명의 일부 양태에서, 어닐링은 2개의 어닐링 소공정을 포함한다. 제1 소공정은 450 내지 650℃의 온도에서 어닐링하는 공정을 포함한다. 제2 소공정은 700 내지 900℃의 온도에서 어닐링을 하는 공정을 포함한다. 본 발명의 일부 양태에서, 어닐링 후 미반응의 반도체막(72) 층은 실리사이드막(80)의 아래에 위치한다. 본 발명의 다른 양태에서, 반도체막(72)은 어닐링 프로세스 중에 완전 소비된다(도시안됨). 실리사이드막(80)은 필드 산화물 영역(50,52,62)에서 소스/드레인 영역(46,48,58,60)으로 전기적 소통을 가능하게 한다.
도10은 에칭 프로세스 후 도9의 트랜지스터(38,40)를 도시한다. 제1 산화물 측벽(44, 56)상에 위치하는 미반응의 고융점 금속층(78), 제2 측벽(76) 및 미반응의 반도체막(72)이 전부 제거된다. 통상적으로, 이들 3개의 재료는 3개의 다른 에칭 프로세스에 의해 제거된다. 따라서 절연체 재료(74)(도6참조) 및 제2 게이트 전극 측벽(76)이 산화물인 경우, 완충화 히드로플루오라이드(BHF) 에칭을 사용하여 제2 게이트 전극 측벽(76)을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 반도체막(72)을 제거한다. 절연체 재료(74) 및 제2 게이트 전극 측벽(76)이 질화물인 경우, 인산을 사용하여 제2 게이트 전극 측벽(76)을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 반도체막(72)을 제거한다. 인접하는 필드 산화물(50,52,62)의 선택된 영역으로부터 소스/드레인 영역(46,48,58,60)으로의 전기적 소통이 달성된다.
도11은 유전체 중간층(82)을 퇴적한 후 도10의 트랜지스터(38,40)를 도시한다. 유전체 중간층(82)은 상부면(83)을 갖고, 소스/드레인 영역(46,48,58,60)상에 위치한다. 유전체 중간층(82)은 주위의 필드 산화물 영역(50,52,62)상에도 위치한다. 유전체 중간층 표면(83)으로부터 유전체 중간층(82)을 통해, 선택된 필드 산화물(50,62)의 인접 영역상에 위치하는 실리사이드막(80)까지 콘택트 홀(84)이 패터닝된다. 콘택트 홀(84) 내에 금속(86)이 퇴적되어, 실리사이드막(80)과 함께 유전체 중간층 표면(83)으로부터 소스/드레인 영역(77)으로 전기적 상호 접속이 형성된다.
도12는 도10의 트랜지스터(38,40)의 평면도이다. 이 평면도에서 제1 CMOS 트랜지스터(38) 및 제2 CMOS 트랜지스터(40) 사이의 스트랩 상호 접속이 가장 잘 도시되어 있다. 소스와 같은 제2 트랜지스터(40)의 제1 전극(58) 및 드레인과 같은 제1 트랜지스터(38)의 제2 전극(48) 사이에, 필드 산화물 영역(52)이 위치하고 있다. 실리사이드막(80)의 절취 부분으로부터 그 아래에 위치하는 전극(48, 58)이 보인다. 본 방법은 트랜지스터의 소스, 드레인 및 게이트 전극을 다른 임의의 트랜지스터의 소스, 드레인 또는 게이트 전극에 접속시키는데 적용할 수 있다. 본 방법은 셀 크기를 감소시키는 SRAM 구성의 제조시에 특히 유용하다. 도3 내지 도10에 도시되고 상술한 바와 같이, 실리사이드막(80)은 제2 트랜지스터(40)의 제1 전극(58)으로부터 제1 트랜지스터(38)의 제2 전극(48) 및 그 사이에 위치하는 필드 산화물 영역(52)의 선택된 영역상에 위치하고 있다. 즉, 실리사이드막(80)은 상기 필드 산화물 영역(52)의 선택된 영역을 통해 상기 제1 전극(58)으로부터 상기 제2 전극(48)상에 위치한다. 실리사이드막(80)은 반도체막(72) 층을 트랜지스터(38,40) 및 상기 필드 산화물 영역(52)상에 퇴적함으로써 형성된다. 다음, 반도체막(72)상에 절연층(74)을 퇴적하고, 이방성 에칭하여 제2 게이트 전극 측벽(76)을 형성한다. 고융점 금속층(78)은 트랜지스터(38,40), 및 사이에 위치하는 필드 산화물의 선택된 영역(52)상에 위치한다. 트랜지스터(38,40)를 어닐링하여 실리사이드막(80)을 형성한다. 에칭을 실시하여 제1 산화물 측벽(44, 56)상에 위치하는 미반응의 고융점 금속(78), 제2 측벽(76) 및 반도체막(72)을 제거한다. 상기 방식으로, 제1 트랜지스터(38)로부터 제2 트랜지스터(40)까지 그 사이에 위치하는 필드 산화물 영역(52)을 통해 전기적 접속을 형성한다.
다시 도12를 참조하면, 실리사이드막(80)은 본 발명의 상이한 양태에 따라 다른 폭(90)을 갖는다. 도12에서, 폭(90)은 소스/드레인 영역(46,48,58,60)의 폭과 거의 같은 것으로 도시되어 있다. 이와 다르게, 고융점 금속(78)을 소스/드레인 영역(46,48,58,60)의 선택된 영역상에 퇴적함으로써, 보다 좁은 폭(90)을 형성한다(도시안됨). 스트랩 상호 접속은 제1 트랜지스터의 소스 및 제2 트랜지스터의 드레인 사이의 접속에 한정되지 않는다. 상술한 바와 같이, 임의의 트랜지스터 활성 영역으로부터 동일한 금속층 상의 임의의 다른 활성 영역으로 접속이 형성된다. 마찬가지로, 본 발명의 일부 양태에서 다수의 트랜지스터가 접속되어 있고, 또한 본 발명의 접속은 스트랩 접속 및 비아 접속의 조합으로 사용된다.
도13은 주위의 필드 산화물 영역을 통한 CMOS 상호 접속을 형성하는 방법을 나타낸 공정도이다. 이 상호 접속 방법은 벌크 실리콘, 절연체상의 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택된 트랜지스터에 대해 적용할 수 있다. 공정(100)에서, 적어도 소스/드레인 영역을 갖는 제1 트랜지스터를 제공한다. 공정(102)에서는, 트랜지스터의 소스/드레인 영역 및 그 주위의 필드 산화물 영역을 포함하고 트랜지스터상에 위치하는 반도체막을 퇴적한다. 공정(102)은 폴리실리콘 및 실리콘-게르마늄 화합물 SixGe1-x로 구성된 군으로부터 선택된 반도체막을 포함한다. 본 발명의 일부 양태에서, SixGe1-x에서 x는 0.5 내지 0.9이다. 공정(102)은 두께가 약 50 내지 200 nm인 반도체막을 포함한다.
공정(104)에서, 소스/드레인 영역 및 필드 산화물의 선택된 인접 영역상에 먼저 퇴적된 반도체막을 피복하면서, 반도체막상에 위치하는 고융점 금속층을 퇴적한다. 고융점 금속은 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된다. 공정(106)에서, 공정(102)에서 퇴적된 반도체막 및 공정(104)에서 퇴적된 고융점 금속을 어닐링함으로써, 소스/드레인 영역 및 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성한다. 이 실리사이드층은 40 내지 200 nm의 두께 및 2 내지 10 Ω/평방인치의 저항률을 갖는다. 일반적으로, 실리사이드층이 두꺼울수록 저항률이 낮아진다. 공정(108)은 완성품이고, 주위의 필드 산화물 영역으로부터 소스/드레인 영역 사이에 전기적 상호접속이 형성되어 소스/드레인 영역의 크기가 최소화된다.
본 발명의 일부 양태에서, 게이트 전극 및 그 아래에 위치하는 게이트 산화물층 및 제1 산화물 측벽을 형성하는 공정(102)에 우선하는 공정(도시안됨)을 실시한다. 게이트 전극은 소스/드레인 영역의 일부분상에 위치한다. 다음, 공정(104)은 게이트 전극 및 제1 산화물 측벽상에 위치하는 반도체막을 퇴적하는 공정을 포함한다.
본 발명의 일부 양태에서, 공정(102)에 이은 다른 공정을 실시한다. 공정(102a)에서, 산화실리콘(산화물) 및 질화실리콘(질화물)으로 구성된 군으로부터 선택된 절연체 층을 반도체막상에 퇴적한다. 공정(102b)에서, 공정(102a)에서 퇴적된 절연체에 대해 이방성 에칭을 실시하여 소스/드레인 영역, 게이트 전극 및 주위의 필드 산화물 영역상의 절연체가 제거되지만, 게이트 전극 측벽은 제거되지 않는다. 상기 방식으로, 제2 측벽이 형성된다. 다음, 공정(104)은 게이트 전극 및 제2 측벽상에 위치하는 고융점 금속층을 퇴적하는 공정을 포함한다. 공정(106)은 트랜지스터를 어닐링함으로써, 공정(102b)에서 게이트 전극은 포함하지만, 제2 측벽은 포함하지 않는, 반도체막이 노출된 영역에서 트랜지스터상에 위치하는 실리사이드막을 형성하는 공정을 포함한다.
본 발명의 일부 양태에서, 공정(102b)의 제1 측벽 및 제2 측벽, 및 그 사이에 위치하는 공정(102)에서 퇴적된 반도체막은 결합 측벽 두께를 갖는다. 다음, 공정(102b)에 이은 다른 공정을 실시한다. 공정(102c)(도시안됨)에서, 소스/드레인 영역을 도핑 및 어닐링하여 소스/드레인 영역상에 위치하는 결합 측벽 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성한다.
본 발명의 일부 양태에서, 공정(106)에 이은 다른 공정이 실시된다. 공정(106a)에서, 제2 측벽상에 위치하는 미반응의 고융점 금속, 제2 측벽 자체 및 제1 산화물 측벽상에 위치하는 반도체막을 제거한다. 공정(102a)에서 퇴적된 절연체가 산화물인 경우, 공정(106a)은 완충화 히드로플루오라이드(BHF)를 사용하여 제2 게이트 전극 측벽을 에칭하는 것을 포함한다. 공정(102b)에서 퇴적된 절연체가 질화물인 경우, 공정(106a)은 인산을 사용하여 제2 게이트 전극 측벽을 에칭하는 것을 포함한다. NH3OH: H2O2: H2O 용액을 사용하여 반도체막을 제거한다.
공정(016b)에서, 유전체 중간층을 상부면이 트랜지스터상에 위치하도록 퇴적한다. 공정(106c)에서, 유전체 중간층을 에칭하여 유전체 중간층의 상부면으로부터 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막까지 콘택트 홀을 형성한다. 공정(106d)에서, 콘택트 홀내로 금속을 퇴적시켜 유전체 중간층의 표면으로부터 소스/드레인 영역까지 전기적 접속을 형성한다. 상기 방식으로, 소스/드레인 영역의 크기에 관계없이 상호접속이 형성된다.
본 발명의 일부 양태에서, 공정(106)은 2개의 어닐링 소공정(도시안됨)을 포함한다. 제1 소공정은 450 내지 650℃의 온도에서 어닐링하는 공정을 포함한다. 제2 소공정은 700 내지 900℃의 온도에서 어닐링하는 공정을 포함한다.
도14는 필드 산화물 영역에 걸쳐 트랜지스터 간에 스트랩 상호 접속을 형성하는 방법을 나타내는 공정도이다. 공정(200)은 적어도 소스 영역과 같은 제1 전극을 갖는 제2 트랜지스터, 드레인 영역과 같은 제2 전극을 갖는 제1 트랜지스터 및 상기 2개의 트랜지스터를 적어도 부분적으로 포위한 필드 산화물 영역을 포함한다. 본 방법은 소스를 드레인에 접속하는 것으로 한정되지 않는다. 본 방법은 1개의 트랜지스터의 소스, 드레인 및 게이트 전극과 임의의 다른 트랜지스터의 소스, 드레인 및 게이트 전극 접속시키는 것에 적용할 수 있다. 공정(202)에서, 반도체막을 제2 트랜지스터의 제1 전극, 제1 트랜지스터의 제2 전극 및 주위의 필드 산화물 영역을 포함하는 트랜지스터상에 퇴적한다. 공정(204)에서, 제1 및 제2 전극 및 2개의 트랜지스터 사이에 위치하는 필드 산화물의 선택된 영역상에 미리 퇴적되고 또 피복하는 반도체막을 포함하고, 반도체막상에 위치하는 고융점 금속층을 퇴적한다. 즉, 제2 트랜지스터의 제1 전극과 제1 트랜지스터의 제2 전극 사이에 위치하는 필드 산화물 영역이다. 공정(206)에서, 공정(202)에서 퇴적된 반도체막 및 공정(204)에서 퇴적된 고융점 금속을 어닐링함으로써, 제2 트랜지스터의 제1 전극, 제1 트랜지스터의 제2 전극 및 그 사이에 위치하는 필드 산화물의 선택된 영역상에 실리사이드막을 형성한다. 공정(208)은 완성품이고, 제1 트랜지스터로부터 제2 트랜지스터까지의 필드 산화물에 걸쳐 전기적 상호 접속이 형성되어 있다. 이와 다르게, 제1 트랜지스터의 임의의 활성 영역으로부터 제2 트랜지스터의 임의의 활성 영역까지 스트랩 접속이 형성될 수 있다. 또한, 본 발명의 일부 양태에서, 2개 이상의 트랜지스터 활성 영역에 대해 스트랩 접속이 형성된다.
상술한 상호접속 및 상호접속 방법의 변형예에서, 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 전극 사이에 실리사이드막을 형성한다. 다음, 제1 트랜지스터의 소스/드레인 영역에 인접하지 않은 게이트 전극의 영역이 접속을 위해 선택된다. 이 선택된 접속 부위에 제2 측벽이 형성되지 않음으로써, 게이트 전극으로부터 제1 측벽을 넘어 인접하는 필드 산화물 영역에 걸쳐 제2 트랜지스터 전극까지 실리사이드막이 형성된다.
본 발명에 의하면, 작은 소스/드레인 표면 영역을 가능하게 하는 트랜지스터 상호접속이 제공된다. 이러한 상호 접속은 스트랩 접속 및 비아 접속 모두에 적용할 수 있다. 실리사이드막을 소스/드레인 영역으로부터 필드 산화물까지 형성함으로써, 소스/드레인 영역의 표면 영역이 인접하는 필드 산화물 영역으로 확장된다. 필드 산화물을 피복한 실리사이드로 전기적으로 접촉함으로써, 동일한 금속층상에서의 상호 접속이 형성되거나 또는 다른 금속층으로 상호접속이 형성된다. 소스/드레인 영역은 실리사이드막을 수용할 만큼 충분히 크기만 하면 된다. 작은 소스 및 드레인 영역을 갖는 트랜지스터는 보다 작은 드레인 누설 전류 및 더 적은 기생 용량을 갖는다. 본 발명의 다른 변형예 및 다른 실시형태가 당업자에 의해 실시될 수 있을 것이다.

Claims (41)

  1. 적어도 소스/드레인 영역을 갖는 제1 트랜지스터로부터 주위의 필드 산화물 영역을 통해 상호접속을 형성하는 방법에 있어서,
    a) 소스/드레인 영역 및 그 주위의 필드 산화물 영역을 포함하는 반도체막을 상기 트랜지스터상에 퇴적하는 공정;
    b) 상기 소소/드레인 영역 및 필드 산화물의 선택된 인접 영역을 커버하는 고융점 금속층을 상기 반도체막상에 퇴적하는 공정;
    c) 공정 a)에서 퇴적된 상기 반도체막 및 상기 공정 b) 에서 퇴적된 상기 고융점 금속을 어닐링하여, 상기 소스/드레인 영역 및 상기 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 형성함으로써, 그 주위의 필드 산화물 영역으로부터 상기 소스/드레인 영역에 대한 전기적 접속을 형성하여 소스/드레인 영역의 크기를 최소화하는 공정을 포함하는 방법.
  2. 제 1항에 있어서, 공정 a) 이전에,
    게이트 전극을 그의 아래에 위치하는 게이트 산화물층 및 상기 소스/드레인 영역의 일부분상에 위치하는 제1 산화물 측벽과 함께 형성하는 공정을 더 포함하고;
    공정 a)는 게이트 전극 및 제1 산화물 측벽상에 위치하는 반도체막을 퇴적하는 공정을 포함하는 방법.
  3. 제 2항에 있어서, 공정 a) 이후에,
    a1) 상기 제1 반도체막상에 위치하는 절연체 층을 퇴적하는 공정;
    a2) 공정 a1)에서 퇴적된 절연체를 이방성 에칭하여 상기 소스/드레인 영역, 게이트 전극, 및 주위의 필드 산화물 영역상에 위치하는 산화물을 제거하지만, 상기 게이트 전극 측벽으로부터는 제거하지 않음으로써, 제2 측벽이 형성되는 공정을 더 포함하고;
    공정 b)는 게이트 전극 및 제2 측벽상에 위치하는 고융점 금속층을 퇴적하는 공정을 포함하고;
    공정 c)에서는 상기 트랜지스터를 어닐링하여, 공정 a2)에서 상기 제1 반도체막이 노출된 게이트 전극을 포함하지만, 제2 측벽은 포함하지 않는 영역에서 상기 트랜지스터상에 위치하는 실리사이드막을 형성하는 공정을 포함하는 방법.
  4. 제 3항에 있어서, 공정 c) 이후에,
    d) 상기 제2 측벽상에 위치하는 미반응의 고융점 금속, 제2 측벽, 및 상기 제1 산화물 측벽상에 위치하는 반도체막을 제거하는 공정을 더 포함하는 방법.
  5. 제 4항에 있어서, 공정 d) 이후에,
    e) 상기 트랜지스터상에 위치하는 상부면을 갖는 유전체 중간층을 퇴적하는공정;
    f) 유전체 중간층을 에칭하여, 유전체 중간층 상부면으로부터 필드 산화물의 선택된 영역상에 위치하는 상기 실리사이드막까지 콘택트 홀을 형성하는 공정; 및
    g) 콘택트 홀내에 금속을 퇴적시켜 유전체 중간층의 표면으로부터 소스/드레인 영역까지 전기적 상호접속을 형성함으로써, 소스/드레인 영역의 크기에 관계없이 상호접속을 형성하는 공정을 더 포함하는 방법.
  6. 제 1항에 있어서, 공정 a)가 폴리실리콘 및 SixGe1-x로 구성된 군으로부터 반도체막이 선택되는 것을 포함하는 방법.
  7. 제 6항에 있어서, SixGe1-x에서 x가 0.5 내지 0.9의 범위내인 방법.
  8. 제 1항에 있어서, 상기 트랜지스터가 벌크 실리콘, 절연체상의 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택되는 방법.
  9. 제 1항에 있어서, 공정 a)가 50내지 200 나노미터(nm) 범위의 두께를 갖는 반도체막을 퇴적하는 공정을 포함하는 방법.
  10. 제 4항에 있어서, 공정 a1)이 산화물 및 질화물로 구성된 군으로부터 선택된절연체를 퇴적하는 공정을 포함하는 방법.
  11. 제 10항에 있어서, 공정 a1)이 산화물 절연체를 퇴적하는 공정을 포함하고, 공정 d)가 완충화 히드로플루오라이드(BHF) 에칭을 사용하여 상기 제2 게이트 전극 산화물 측벽을 제거하고 NH3OH: H2O2: H2O 용액을 사용하여 상기 반도체막을 제거하는 공정을 포함하는 방법.
  12. 제 10항에 있어서, 공정 a1)이 질화물 절연체를 퇴적하는 공정을 포함하고, 공정 d)는 인산을 사용하여 상기 제2 게이트 전극 산화물 측벽을 제거하고, NH3OH: H2O2: H2O 용액을 사용하여 상기 제1 반도체막을 제거하는 공정을 포함하는 방법.
  13. 제 1항에 있어서, 공정 b)가 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된 고융점 금속을 포함하는 방법.
  14. 제 1항에 있어서, 공정 c)가 40 내지 200 nm 범위의 두께를 갖는 실리사이드층을형성하는 공정을 포함하는 방법.
  15. 제 1항에 있어서, 공정 c)가 2 내지 10 Ω/평방인치 범위의 저항률을 갖는 실리사이드층을 형성하는 공정을 포함하는 방법.
  16. 제 1항에 있어서, 공정 c)가 2개의 어닐링 소공정을 포함하고, 제1 소공정은 450 내지 650℃ 범위의 온도에서 어닐링을 실시하는 공정을 포함하고, 제2 소공정은 700 내지 900℃ 범위의 온도에서 어닐링을 실시하는 공정을 포함하는 방법.
  17. 제 3항에 있어서, 상기 제1 측벽, 공정 a2)의 상기 제2 측벽, 및 공정 a)에서 퇴적된 상기 반도체막이 결합 측벽 두께를 갖고, 공정 a2) 이후에:
    a3) 소스/드레인 영역을 도핑 및 어닐링하여 상기 소스/드레인 영역상에 위치하는 결합 측벽의 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성하는 공정을 더 포함하는 방법.
  18. 적어도 제1 전극을 갖는 제2 트랜지스터로부터 제2 전극을 갖는 제1 트랜지스터까지의 필드 산화물 영역에 걸쳐 스트랩 상호접속을 형성하는 방법에 있어서,
    a) 상기 제1 및 제2 전극 및 주위의 필드 산화물 영역을 포함하는 반도체막을 트랜지스터상에 퇴적하는 공정;
    b) 상기 제1 및 제2 전극 및 그 사이에 위치하는 필드 산화물의 선택된 영역을 커버하도록, 상기 반도체막상에 고융점 금속층을 퇴적하는 공정; 및
    c) 공정 a)에서 퇴적된 반도체막 및 공정 b)에서 퇴적된 상기 고융점 금속을 어닐링하여, 상기 제2 트랜지스터의 제1 전극, 상기 제1 트랜지스터의 제2 전극 및그 사이에 위치하는 필드 산화물의 선택된 영역상에 실리사이드막을 형성함으로써, 제1 트랜지스터로부터 제2 트랜지스터 사이에 위치하는 필드 산화물에 걸쳐 전기적 상호접속을 형성하는 공정을 포함하는 방법.
  19. 소스/드레인 영역;
    상기 소스/드레인 영역 주위의 필드 산화물 영역; 및
    상기 소스/드레인 영역 및 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막을 포함하며, 상기 필드 산화물의 선택된 영역으로부터 상기 소스/드레인 영역으로의 전기적 소통이 상기 실리사이드막에 의해 가능하게 되는 CMOS 상호접속.
  20. 제 19항에 있어서, 상기 소스/드레인 및 필드 산화물의 선택된 인접 영역상에 위치하는 면을 갖는 유전체 중간층;
    상기 유전체 중간층을 통해 패터닝되어 상기 유전체 중간층 표면으로부터 상기 필드 산화물의 선택된 인접 영역상에 위치하는 상기 실리사이드막에 이르는 콘택트 홀; 및
    상기 유전체 중간층의 표면으로부터 상기 소스/드레인 영역으로 전기적 상호접속을 형성하는 상기 콘택트 홀내에 배치된 금속을 더 포함하는 CMOS 상호접속.
  21. 제 19항에 있어서, 상기 실리사이드막이 폴리실리콘 및 SixGe1-x로 구성된 군으로부터 선택된 재료로 형성되는 CMOS 상호접속.
  22. 제 21항에 있어서, SixGe1-x에서 x가 0.5 내지 0.9의 범위내인 CMOS 상호접속.
  23. 제 19항에 있어서, 상기 트랜지스터가 벌크 실리콘, 절연체상의 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택되는 CMOS 상호접속.
  24. 제 19항에 있어서, 상기 실리사이드막이 40 내지 200 나노미터(nm)의 범위의 두께를 갖는 CMOS 상호접속.
  25. 제 19항에 있어서, 상기 실리사이드막이 2 내지 10 Ω/평방인치의 저항률을 갖는 CMOS 상호접속.
  26. 소스/드레인 영역;
    상기 소스/드레인 영역 주위의 필드 산화물 영역;
    제1 산화물 측벽을 갖는 게이트 전극;
    상기 소스/드레인 영역 및 상기 주위의 필드 산화물 영역의 선택된 인접 영역상에 위치하는 실리사이드막을 포함하고,
    상기 실리사이드막은 트랜지스터 및 상기 필드 산화물 영역상에 위치하는 반도체막의 층을 퇴적하고, 제1 반도체막상에 위치하는 절연층을 퇴적하고 절연층을 이방성 에칭하여 제2 게이트 전극 측벽을 형성하고, 상기 반도체막상에 고융점 금속층을 퇴적하고, 상기 소스/드레인 영역 및 상기 필드 산화물의 선택된 인접 영역상에 퇴적된 상기 반도체막을 피복하고, 트랜지스터를 어닐링하여 실리사이드막을 형성하고, 상기 제1 산화물 측벽상에 위치하는 미반응의 고융점 금속, 제2 산화물 측벽 및 반도체막을 제거하도록 에칭함에 의해 형성되어, 필드 산화물의 선택된 인접 영역으로부터 상기 소스/드레인 영역까지 전기적 상호접속을 형성하는 CMOS 상호접속.
  27. 제 26항에 있어서, 상기 소스/드레인 및 주위의 필드 산화물 영역상에 위치하는 상부면을 갖는 유전체 중간층;
    상기 유전체 중간층의 표면으로부터 필드 산화물의 선택된 인접 영역상에 위치하는 실리사이드막까지 유전체 중간층을 통해 패터닝된 콘택트 홀; 및
    상기 유전체 중간층의 표면으로부터 상기 소스/드레인까지 상기 실리사이드막에 의해 전기적 상호접속을 형성하도록 콘택트 홀내에 배치된 금속을 더 포함하는 CMOS 상호접속.
  28. 제 26항에 있어서, 상기 제1 반도체막이 폴리실리콘 및 SixGe1-x로 구성된 군으로부터 선택되는 CMOS 상호접속.
  29. 제 28항에 있어서, SixGe1-x에서 x가 0.5 내지 0.9의 범위내인 CMOS 상호접속.
  30. 제 26항에 있어서, 상기 트랜지스터가 벌크 실리콘, 유전체상 실리콘(SOI) 및 융기 소스/드레인 트랜지스터로 구성된 군으로부터 선택되는 CMOS 상호접속.
  31. 제 26항에 있어서, 상기 반도체막이 50 내지 200 나노미터(nm) 범위의 두께를 갖는 CMOS 상호접속.
  32. 제 26항에 있어서, 상기 절연층의 재료가 산화물 및 질화물로 구성된 군으로부터 선택되는 CMOS 상호접속.
  33. 제 32항에 있어서, 상기 절연층은 산화물이고, 상기 제2 게이트 전극 산화물 측벽은 BHF 에칭을 사용하여 제거되고, 상기 반도체막은 NH3OH: H2O2: H2O 용액을 사용하여 제거되는 CMOS 상호접속.
  34. 제 32항에 있어서, 상기 절연층은 질화물이고, 상기 제2 게이트 전극 질화물 측벽은 인산을 사용하여 제거되고, 상기 반도체막은 NH3OH: H2O2: H2O 용액을 사용하여 제거되는 CMOS 상호접속.
  35. 제 26항에 있어서, 상기 고융점 금속이 Ti, Co, W, Pt 및 Ni로 구성된 군으로부터 선택된 CMOS 상호접속.
  36. 제 26항에 있어서, 상기 실리사이드막이 40 내지 200 nm 범위의 두께를 갖는 CMOS 상호접속.
  37. 제 26항에 있어서, 상기 실리사이드막이 2 내지 10 Ω/평방인치 범위의 저항률을 갖는 CMOS 상호접속.
  38. 제 26항에 있어서, 상기 어닐링이 2개의 어닐링 소공정을 포함하고, 제1 소공정은 450 내지 650℃ 범위의 온도에서 어닐링을 실시하는 공정을 포함하고 제2 소공정은 700 내지 900℃ 범위의 온도에서 어닐링을 실시하는 공정을 포함하는 CMOS 상호접속.
  39. 제 26항에 있어서, 상기 제1 측벽, 상기 제2 측벽 및 상기 반도체막이 결합 측벽 두께를 갖고, 제2 측벽이 형성된 후에 상기 소스/드레인 영역이 도핑 및 어닐링에 의해 상기 소스/드레인 영역상에 위치하는 상기 결합 측벽 두께의 약 2배의 소스/드레인 폭을 갖는 활성 소스/드레인 영역을 형성하는 CMOS 상호접속.
  40. 제1 및 제2 CMOS 트랜지스터 사이의 스트랩 상호접속에 있어서:
    적어도 제2 CMOS 트랜지스터의 제1 전극 및 적어도 제1 트랜지스터의 제2 전극;
    제1 트랜지스터의 상기 제1 전극과 제2 트랜지스터의 드레인 영역 사이에 위치하는 필드 산화물 영역;
    제1 산화물 측벽을 갖는 제1 및 제2 트랜지스터 게이트 전극;
    제2 트랜지스터의 제1 전극으로부터 제1 트랜지스터의 제2 전극까지 및 상기 필드 산화물의 선택된 영역상에 위치하는 실리사이드막을 포함하고, 상기 실리사이드막은 트랜지스터 및 필드 산화물 영역상에 위치하는 반도체막의 층을 퇴적하고, 상기 반도체막상에 절연층을 퇴적하고 그 절연층을 이방성 에칭하여 제2 게이트 전극 측벽을 형성하고, 트랜지스터 및 상기 필드 산화물의 선택된 영역상에 고융점 금속층을 퇴적하고, 트랜지스터를 어닐링하여 실리사이드막을 형성하고, 상기 제1 산화물 측벽상에 위치하는 미반응의 고융점 금속, 상기 제2 측벽 및 상기 반도체막을 제거하도록 에칭함에 의해 형성되어, 제1 트랜지스터로부터 제2 트랜지스터까지 상기 필드 산화물 영역에 걸쳐 전기적 접속이 형성되는 스트랩 상호접속.
  41. 제1 및 제2 CMOS 트랜지스터 사이의 스트랩 상호접속에 있어서,
    적어도 제2 트랜지스터의 제1 전극 및 적어도 제1 트랜지스터의 제2 전극;
    제2 트랜지스터의 제1 전극 및 제1 트랜지스터의 제2 전극 사이에 위치하는 필드 산화물 영역; 및
    제2 트랜지스터의 제1 전극으로부터, 상기 필드 산화물 영역의 선택된 인접영역을 통해, 제1 트랜지스터의 제2 전극까지에 형성된 실리사이드막을 포함하며, 제1 트랜지스터로부터 제2 트랜지스터까지 상기 필드 산화물 영역을 통해 전기적 소통이 형성되는 스트랩 상호접속.
KR10-1999-0017339A 1998-06-04 1999-05-14 Ｃｍｏｓ 자기-정합 스트랩상 상호접속 및 그 방법 KR100375752B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/090,802 US5915199A (en) 1998-06-04 1998-06-04 Method for manufacturing a CMOS self-aligned strapped interconnection
US09/090,802 1998-06-04

Publications (2)

Publication Number Publication Date
KR20000005660A true KR20000005660A (ko) 2000-01-25
KR100375752B1 KR100375752B1 (ko) 2003-03-15

Family

ID=22224388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0017339A KR100375752B1 (ko) 1998-06-04 1999-05-14 Ｃｍｏｓ 자기-정합 스트랩상 상호접속 및 그 방법

Country Status (6)

Country Link
US (2) US5915199A (ko)
EP (1) EP0964447B1 (ko)
JP (1) JP3860672B2 (ko)
KR (1) KR100375752B1 (ko)
DE (1) DE69901657T2 (ko)
TW (1) TW465067B (ko)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845719B1 (ko) * 2002-12-28 2008-07-10 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR20150016564A (ko) * 2007-10-26 2015-02-12 텔라 이노베이션스, 인코포레이티드 집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001697A (en) * 1998-03-24 1999-12-14 Mosel Vitelic Inc. Process for manufacturing semiconductor devices having raised doped regions
US5915199A (en) * 1998-06-04 1999-06-22 Sharp Microelectronics Technology, Inc. Method for manufacturing a CMOS self-aligned strapped interconnection
US6399487B1 (en) * 1998-12-28 2002-06-04 Taiwan Semiconductor Manufacturing Company Method of reducing phase transition temperature by using silicon-germanium alloys
US6274409B1 (en) * 2000-01-18 2001-08-14 Agere Systems Guardian Corp. Method for making a semiconductor device
US6403485B1 (en) * 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
US6534807B2 (en) * 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US6727168B2 (en) * 2001-10-24 2004-04-27 Micron Technology, Inc. Method of forming local interconnects
JP2004047608A (ja) * 2002-07-10 2004-02-12 Toshiba Corp 半導体装置及びその製造方法
FR2856843A1 (fr) * 2003-06-25 2004-12-31 St Microelectronics Sa Procede de protection d'un element d'un circuit integre contre la formation d'un siliciure de metal
US7078259B2 (en) * 2004-01-08 2006-07-18 International Business Machines Corporation Method for integrating thermistor
US7566609B2 (en) * 2005-11-29 2009-07-28 International Business Machines Corporation Method of manufacturing a semiconductor structure
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7943967B2 (en) * 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US20090050975A1 (en) * 2007-08-21 2009-02-26 Andres Bryant Active Silicon Interconnect in Merged Finfet Process
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8507996B2 (en) * 2009-09-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Block contact plugs for MOS devices
US10692808B2 (en) 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8202777A (nl) * 1982-07-09 1984-02-01 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan.
US4592927A (en) * 1982-09-24 1986-06-03 At&T Bell Laboratories Growth of oxide thin films using solid oxygen sources
US4873204A (en) * 1984-06-15 1989-10-10 Hewlett-Packard Company Method for making silicide interconnection structures for integrated circuit devices
US5121186A (en) * 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
JPS61139058A (ja) * 1984-12-11 1986-06-26 Seiko Epson Corp 半導体製造装置
JPH01231376A (ja) * 1988-03-11 1989-09-14 Nec Corp 薄膜トランジスタおよびその製造方法
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
US5294822A (en) * 1989-07-10 1994-03-15 Texas Instruments Incorporated Polycide local interconnect method and structure
US5156994A (en) * 1990-12-21 1992-10-20 Texas Instruments Incorporated Local interconnect method and structure
JP2994128B2 (ja) * 1991-03-04 1999-12-27 シャープ株式会社 半導体装置の製造方法
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JP2675713B2 (ja) * 1991-05-10 1997-11-12 株式会社東芝 半導体装置及びその製造方法
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
EP0622834A3 (en) * 1993-04-30 1998-02-11 International Business Machines Corporation Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS
JPH06333944A (ja) * 1993-05-25 1994-12-02 Nippondenso Co Ltd 半導体装置
US5635426A (en) * 1993-08-26 1997-06-03 Fujitsu Limited Method of making a semiconductor device having a silicide local interconnect
US5567966A (en) * 1993-09-29 1996-10-22 Texas Instruments Incorporated Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain
JP2551353B2 (ja) * 1993-10-07 1996-11-06 日本電気株式会社 半導体装置及びその製造方法
SG47355A1 (en) * 1994-09-01 1998-04-17 Two Yeow Meng Local interconnects and method for making electrical local interconnects
US5915199A (en) * 1998-06-04 1999-06-22 Sharp Microelectronics Technology, Inc. Method for manufacturing a CMOS self-aligned strapped interconnection

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845719B1 (ko) * 2002-12-28 2008-07-10 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
KR20150016564A (ko) * 2007-10-26 2015-02-12 텔라 이노베이션스, 인코포레이티드 집적 회로에서 사용되는 국부적 상호접속부들을 자기-정렬시키기 위한 방법, 구조 및 설계
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

Also Published As

Publication number Publication date
US5915199A (en) 1999-06-22
EP0964447B1 (en) 2002-06-05
KR100375752B1 (ko) 2003-03-15
US6388296B1 (en) 2002-05-14
EP0964447A1 (en) 1999-12-15
JPH11354651A (ja) 1999-12-24
DE69901657D1 (de) 2002-07-11
DE69901657T2 (de) 2003-02-06
JP3860672B2 (ja) 2006-12-20
TW465067B (en) 2001-11-21

Similar Documents

Publication Publication Date Title
KR100375752B1 (ko) Ｃｍｏｓ 자기-정합 스트랩상 상호접속 및 그 방법
US5777370A (en) Trench isolation of field effect transistors
US6881621B2 (en) Method of fabricating SOI substrate having an etch stop layer, and method of fabricating SOI integrated circuit using the same
US6566176B1 (en) SOI device with wrap-around contact to underside of body, and method of making
US6573583B2 (en) Semiconductor device and method of manufacturing the same
JP3468294B2 (ja) シリコンオンインシュレータ・ボディコンタクトを形成する方法およびボディコンタクト構造
US6709950B2 (en) Semiconductor device and method of manufacturing the same
US6875665B2 (en) Method of manufacturing a semiconductor device
US5675176A (en) Semiconductor device and a method for manufacturing the same
US5612240A (en) Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit
US20220367271A1 (en) Semiconductor device and method for fabricating the same
US6914307B2 (en) Semiconductor device and method of manufacturing the same
US6847086B2 (en) Semiconductor device and method of forming the same
EP0696061B1 (en) Method of forming a contact in an integrated circuit
US7537981B2 (en) Silicon on insulator device and method of manufacturing the same
US6287911B1 (en) Semiconductor device with silicide layers and fabrication method thereof
US6933196B2 (en) Isolation structure and method for semiconductor device
JPH07254700A (ja) Ｍｉｓ型トランジスタおよびその製造方法
US20010045606A1 (en) Semiconductor device and method for fabricating the same
US6261940B1 (en) Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry
US20020033536A1 (en) Semiconductor device and manufacturing method thereof
JP3910301B2 (ja) 半導体装置及びその製造方法
JP3285855B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090121

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee