JPS63137468A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Δ、産業上の利用分野 本発明は半導体集積回路装置に関し、特にＣＭＯＳイン
バータを絶縁基体上に形成した半導体集積回路装置に関
する。

Ｂ１発明の概要 本発明は、各セル毎に一対のＣＭＯＳインパークが絶縁
基体上に半導体層を形成して構成されてなる半導体ｇ１
積回路装置において、１つのセル内の一対のＣＭＯＳイ
ンパークの２つ出力部をセルの配列方向に対して斜めに
配置することにより、それらセルの占有面積の縮小化を
容易に実現するものである。

Ｃ０従来の技術 半導体集積回路装置の一つとしてＣＭＯＳ　−ＳＲＡＭ
が知られている。

このようなＣＭＯ３７ｓＲＡＭである半導体集積回路装
置の回路構成は、ＣＭＯＳインバータの入出力を相互に
接続したフリップフロップを有し、トランスファゲート
を通じてビット線に所定の記憶内容が書き込み・読み出
しされる機構になっている。

第４図は、このような０ＭＯ３−３ＲＡＭのメモリセル
の回路を示したものであり、この第４図に示すように、
電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に直列接続される
ＰＭＯ３）ランジスタ１０１とＮＭＯ３）ランジスク１
０２で一方のＣＭＯＳインバータが構成され、同様にＰ
ＭＯ３）ランジスタ１０３とＮＭＯ３）ランジスタ１０
４で他方のＣＭＯＳインパークが構成される。これらＣ
ＭＯＳインバータの各ゲートは互いに他方のＣＭＯＳイ
ンバータの２つのＭＯＳ）ランジスタの接続点に接続さ
れ、これら接続点にはそれぞれワード線ＷＬにより制御
されるトランスファゲート１０５゜１０６が接続し、こ
れらトランスファゲート１０５．１０６は更にビット線
ＢＬ１．ＢＬ２にそれぞれ接続している。

Ｄ１発明が解決しようとする問題点 このような回路構成からなるメモリセルを有した０ＭＯ
３−３ＲＡＭについては、そのメモリセルの占有面積の
縮小化が求められている。

そこで、上述のような０ＭＯ３−３ＲＡＭのメモリセル
の回路を絶縁基体上に形成した半導体層を利用して形成
すること、即ちＳ○■構造の素子により構成することが
試みられており、まず、絶縁基体上に半導体層を形成し
、その後に眉間絶縁膜を介してＭＯＳ）ランジスタのゲ
ート電極となる多結晶シリコン１５　（１ｓｔ　ｐｏｌ
ｙ　Ｓｉ　）を形成し、ＣＭＯＳインバータ間の配線と
電源電圧Ｖｄｄの配線およびワード！ＩＷＬについてＡ
ｌ配線（１ｓｔＡＩ）を施し、さらに、接地電圧ＶＳＳ
の配線およびビット線ＢＬ１．ＢＬ２についてＡ７！配
線（２ｎｄＡｌｌ）を施して所定の回路配置を行うこと
が行われている。

しかしながら、その絶縁基体上の各層より構成される回
路配置を、従来のバルクタイプ例えばＬａｃｏｓ膜によ
り素子間分離がなされるようなタイプの回路配置をＡ１
に置換したものとすると、より緻密な回路配置が可能な
ＳＯ■構造の特徴を十分に活用することができず、その
回路配置は冗長なものとならざるを得す、このような絶
ｇ１２Ｈ体上の回路配置が半導体集積回路装置の高集積
化、高性能化への妨げともなることになる。

そこで、本発明は上述の問題点に鑑み、絶縁基体上に形
成された半導体層を用いて回路構成がされるセル等の占
有面積を縮小化し、高集積化、高性能化を実現する半導
体集積回路装置の提供を目的とする。

Ｅ８問題点を解決するための手段 本発明は、各セル毎に一対のＣＭＯＳインバータが絶縁
基体上に半導体層を形成して構成されてなる半導体集積
回路装置において、１つのセル内の一対のＣＭＯＳイン
バータのそれぞれ出力部がセルの配列方向に対して斜め
に配置されていることを特徴とする半導体集積回路装置
により上述の問題点を解決する。

Ｆ０作用 例えばメモリセルとして一対のＣＭＯＳインバータを用
いてフリップフロップを構成する場合には、一対のＣＭ
ＯＳインバータの入出力部を相互に接続する必要がある
が、それらＣＭＯＳインバータのそれぞれ出力部をセル
の配列方向に対して斜めに配置することで、直線状のイ
ンバータ間配線を形成することができる。このような直
線状のインバータ間配線によっては、メモリセルの占有
面積は縮小化されることになり、半導体集積回路′４ｊ
ｔ置の高密度化、高性能化を図ることが可能となる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

本実施例の半導体集積回路装置は、第１図に示すような
ＣＭＯＳインバータを有する装置であって、０ＭＯ３−
３ＲＡＭの例である。そして、絶縁基体上に半４体層が
所要のパターンで形成され、その上にゲート電極がゲー
ト酸化膜を介して所要のパターンで形成され、それらパ
ターンの形状からセルの占有面積の縮小化を実現するも
のである。

まず、本実施例の半導体集積回路装置は、第１図に示す
ように、絶縁基板１上において所定の厚みからなりパタ
ーン幅ｊ！１で以て所定のパターンに形成された半導体
層２．３を有しており、これら半導体層２，３の上には
ゲート酸化膜（図示せず、）を介して所定のパターンで
以てゲート電極となる多結晶シリコン層４，５が形成さ
れ、さらに当８亥メモリセルの一対のＣＭＯＳインバー
タの入出力を相互に接続するためのインバータ間配線Ｉ
ｎｌ、Ｉｎ２が層間絶縁膜上の例えばＡ１層により形成
されている。

上記半導体ＦＪ２．３は、Ｓｏ■構造となる各ＭＯ３）
ランジスタのソース、ドレイン及びチャンネル領域が形
成されるところであり、各半導体層２．３のそれぞれに
ＣＭＯＳインパークが形成され、これらが１つのメモリ
セル内の一対のＣＭＯＳインパークとして機能する。ま
ず、メモリセルの図中左側に配置されるところのＣＭＯ
Ｓインバータを構成するＰＭＯ３）ランジスタは、電源
電圧Ｖｄｄが供給される半導体７！！！　？ＪＪｊｌｉ
　６　ｓと、多結晶シリコンＮ４の一部のゲート電極６
ｇの下部の領域である半導体層領域６ｃｈと、ＮＭＯＳ
トランジスタのドレインとＰＮ接合部１５を介して共通
接続されコンタクトホール１４力１ら当８亥ＣＭＯＳイ
ンパークの出力が取り出されるところの半導体層領域６
ｄを存している。また、メモリセルの図中左側に配置さ
れるところのＣＭＯＳインバータを構成するＮＭＯ３）
ランジスタは、接地電圧Ｖｓｓが供給される半導体Ｎｆ
Ｊ域７Ｓと、多結晶シリコンＰｊ４の一部のゲート電極
７ｇの下部の領域である半導体層領域７ｃｈと、ＰＭｏ
ＳトランジスタのドレインとＰＮ接合部１５を介して共
通接続されコンタクトホール１４から当該ＣＭ　ＯＳイ
ンバータの出力が取り出されるところの半導体層領域７
ｄを存している。

また、メモリセルの図中右側に配置されるところのＣＭ
ＯＳインバータを構成するＰＭＯ３Ｉ−ランジスタは、
電源電圧Ｖｄｄが供給される半導体層領域８３と、多結
晶シリコン層５の一部のゲート電極８ｇの下部の領域で
ある半導体Ｎ領域８ｃｈと、ＮＭＯ３Ｉ−ランジスタの
ドレインとＰＮ接合部１６を介して共通接続されコンタ
クトホール１２から当該ｃＭｏｓＭｏ式−タの出力が取
り出されるところの半導体Ｎｊｉ域８ｄを有している。

また、メモリセルの図中右側に配置されるところのＣＭ
ＯＳインバータを構成するＮＭＯ３）ランジスタは、接
地電圧Ｖｓｓが供給される半導体ＪＷ？ｉＩ域９Ｓと、
多結晶シリコンＮ５の一部のゲート電極９ｇの下部の領
域である半導体層領域９ｃｈと、ＰＭＯＳトランジスタ
のドレインとＰＮ接合部１６を介して共通接続されコン
タクトホール１２から当該ＣＭＯＳインバータの出力が
取り出されるところの半導体ＦＪ　ＳＭ域９ｄを有して
いる。

ここで、これら２つのＣＭＯＳインバータの位置を、特
にその出力部の位置を比較してみると、第１図に示すよ
うに、図中左側に配置されるＣＭＯＳインバータの出力
部となるコンタクトホール１４の位置は図の中心よりや
や下側であり、一方、図中右側に配置されるＣＭＯＳイ
ンバータの出力部となるコンタクトホール１２の位置は
図の中心よりやや上側である。すなわち、これら出力部
の位置は、図中Ｘ方向で４Ｌ左側、右側に分かれており
、さらに図中Ｙ方向では図中ΔＹで示す距離だけずれて
配置されている。ここで、図中Ｘ方向及びＹ方向は、そ
れぞれメモリセルの配列される方向であって、上述のよ
うにＸ方向、Ｙ方向共に変位した出力部を有する場合に
は、セルの配列方向に対して斜めに各出力部が配列され
ることになり、この配列によって後述するようなインバ
ータ間配線１ｎｌ、Ｉｎ２を直線状にさせることができ
る。

ＣＭＯＳインバータの各ゲート電極となる多結晶シリコ
ンＪ！４．５は、それぞれ上記ＣＭＯＳインバータの各
半導体層２．３のパターンに対応して、ＰＭＯ３）ラン
ジスタとＮＭＯＳトランジスタとのそれぞれゲート電極
となる層が連続且つ直交するようなパターンとされてい
る。多結晶シリコンＪ？Ｊ４のゲート電極６ｇとゲート
７ｇは直交する関係にされ、その直交し且つ連続すると
ころの屈曲部分にはコンタクトホール１１を形成するた
めに大きく延在されている。そして、このコンタクトホ
ール１１が形成される図中Ｙ方向の位置は、対になる図
中右側のＣＭＯＳインバータの出力部であるコンタクト
ホール１２の図中Ｙ方向の位置と略対応づけられて形成
されており、従って、これらの間の配線であるインバー
タ間配線１ｎｌは略直線状となる。また、同様に、多結
晶シリコン層５のゲート電極８ｇとゲート９ｇは直交す
る関係にされ、ゲート電極９ｇから延在されところには
コンタクトホール１３を形成するように大きく拡張され
たパターンになっている。そして、このコンタクトホー
ル１３が形成される図中Ｙ方向の位置は、対になる図中
左側のＣＭＯＳインパークの出力部であるコンタクトホ
ール１４の図中Ｙ方向の位置と略対応づけられて形成さ
れており、従って、これらの間の配線であるインバータ
間配線１ｎ２は略直線状となる。

このような半導体層２，３及び多結晶シリコンＮ４，５
の上部に例えばＡｐｑによって形成されるインバータ間
配線１ｎｌ、Ｉｎ２は、上記一対のＣＭＯＳインバータ
により構成されるフリップフロップの所謂“たすき掛け
”部分を構成するものであるが、前述のように、コンタ
クトホール１１．１２の位置関係及びコンタクトホール
１３．１４の位置関係から、その配線自体を引き回すこ
ともなく略直線状に接続させることができる。すなわち
、一対のＣＭＯＳインバータの出力部がメモリセルの配
列方向に対して斜めに配列され、且つこれに対応するか
たちでゲートＭ　橿のコンタクト部が配置されることか
ら、容易に直線状のインバータ間配線＋ｎ１．Ｉｎ２を
形成することができる。

なお、このような回路配置にされる一対のＣＭＯＳイン
バータによってＳＲＡＭのメモリセルを構成する場合に
は、上記半導体層領域６ｓ、８ｇに電源電圧Ｖｄｄが供
給され、上記半導体層領域７ｓ、９ｓに接地電圧Ｖｓｓ
が供給される。また、上記半扉体層°領域７ｄ、９ｄと
連続するようにトランスファゲートを構成する半導体層
領域を設けることもできる。

上述のような平面パターンで示した半導体集積回路装置
は、一対のＣＭＯＳインバータの出力部がメモリセルの
配列方向に対して斜めに配列され、且つこれに対応する
かたちでゲート電極のコンタクト部が配置されることか
ら、容易に直線状のインバータ間配線１ｎｌ、Ｉｎ２を
形成することができるそして、このように直線状のイン
バータ間配線１ｎｌ、Ｉｎ２を配設することでは、その
配線の確実性は高いものとなり、さらにメモリセル上の
占有面積も小さいものとなり、当該半導体集積回路装置
の高集積化を容易に図ることができる。

また、さらに、このような直線状のインバータ間配線１
ｎｌ、Ｉｎ２の配設は、フォトリソグラフィ技術を用い
て行われるが、直線状であるが故にフォトリソグラフィ
も容易に行うことが可能となる。

次に、このような本実施例の半導体集積回路装置のＣＭ
ＯＳインバータ部分をＣＭＯ３−３ＲＡＭのメモリセル
に適用した例を第２図及び第３図ａ〜第３図ｅを参照し
ながら説明する。

まず、この第２図に示した半導体集積回路装置のメモリ
セルの回路配置は、絶縁基板上にｊｉ′Ｌ結晶成長させ
た半導体層を上述のＣＭＯＳインバータを含む所定のパ
ターンに形成し、ゲート酸化膜等を介して多結晶シリコ
ン層（１ｓｔ−ｐｏｌｙ　　Ｓｉ　）を上述のゲート電
極４．５のパターンを含む形状で形成し、さらに層間絶
縁膜を介してＣＭＯＳインバータ間の配線、接地電圧線
及びワード線を形成するようにＡｊ！配線層（ＩＳｔ−
Ａ７りを形成し、次に層間絶縁膜を介してビット線、電
源電圧線を形成するようにＡ１配線Ｆｌ（２ｎｄ−Ａ６
）を形成したものである。

ここで、この第２図に示され回路配置に現れた各素子を
第４図のＣＭＯ３−３ＲＡＭのメモリセルの回路構成と
対応させて説明すると、まず、メモリセル回路上のＰＭ
Ｏ３）ランジスタ１０１は、そのゲートが回路配置にお
ける多結晶シリコン層領域２１ｇ°であり、そのソース
が回路配置における単結晶半導体層領域２１５であり、
そのドレインが回路配置における単結晶半導体７１！１
ｆｌｌＴ域２１ｄであり、そのチャンネルは回路配置に
おける単結晶半専体Ｎｊｉｌ域２１ｃｈである。このＰ
ＭＯ３）ランジスタのチャンネル長の方向は図中Ｙ方向
である。また、このＰＭＯＳトランジスタ１０１と対と
なってＣＭＯＳインバータを構成するメモリセル回路上
のＰＭＯＳ）ランジスタ１０２は、そのゲートが回路配
置における多結晶シリコンＴＩ！Ｊ領域２２ｇであり、
そのソースが回路配置における単結晶半導体Ｎ　Ｓｆｆ
域２２ｇであり、そのドレインが回路配置における単結
晶半導体層領域２２ｄであり、そのチャンネルは回路配
置における単結晶半導体ｒｒ！Ｊ領域２２ｃｈである。

このＮＭＯ３）ランジスタのチャンネル長の方向は図中
Ｘ方向であり、上記ＰＭＯ３）ランジスタの単結晶半導
体Ｆｉ層領域１ｄと当該ＮＭＯ３）ランジスタの単結晶
半導体ｉ領域２２ｄはＰＮ接合部３０を介して接続する
関係にある。これらＰＭＯＳ）ランジスタ１０１とＮＭ
Ｏ３）ランジスタ１０２に対応してＣＭＯＳインバータ
を構成するトランジスタは、メモリセルの図中左半分に
配置され、上述のように半導体層は連続且つ直交の関係
にあり、またゲート電極となる多結晶シリコンＮ領域２
１ｇ、２２ｇも連続且つ直交の関係にある。

また、このＣＭＯＳインパークと対となってプリンプフ
ロップを構成する他のＣＭＯＳインバータの［’ＭＯ３
）ランジスク１０３は、そのゲートが回路配置における
多結晶シリコンＦＪ　ｔＪｌ域２３ｇであり、そのソー
スが回路配置における単結晶半導体層領域２３ｓであり
、そのドレインが回路配置における単結晶半導体層領域
２３ｄであり、そのチャンネルは回路配置における単結
晶半導体層領域２３ｃｈである。このＰＭＯ３＋−ラン
ジスタのチャンネル長の方向は図中Ｙ方向である。また
、このＰＭＯＳ）ランジスタ１０３と対となってＣＭＯ
Ｓインパークを構成するメモリセル回路上のＰＭＯＳ）
ランジスタ１０４は、そのゲートが回路配置における多
結晶シリコン層領域２４ｇであり、そのシースが回路配
置における単結晶半導体層領域２４５であり、そのドレ
インが回路配置における単結晶半導体Ｎ領域２４ｄであ
り、そのチャンネルは回路配置における単結晶半導体Ｆ
ｌ　ｊｌｌ域２４ｃｈである。そして、このＮＭＯ３）
ランジスクのチャンネル長の方向は図中Ｘ方向であり、
上記ＰＭＯ３）ランジスタの単結晶半導体層領域２３ｄ
は当該ＮＭＯ３Ｉ−ランジスタの単結晶半導体Ｎ領域２
４ｄとＰＮ接合部３１において接続している。これらＰ
ＭＯＳ）ランジスタ１０３とＮＭＯＳトランジスタ１０
４に対応してＣＭＯＳインパークを構成するトランジス
タは、メモリセルの図中右半分に配置され、上述のよう
に半導体層は連続且つ直交の関係にあり、またゲート電
極となる多結晶シリコン層ｆｉＴ［Ｊｊｆ２３　ｇ＋　
　２４　ｇも連続且つ直交の関係にある。ここで右半分
側のＣＭＯＳインバータと左半分側のＣＭＯＳインバー
タの位置関係を比較してみると、上記左半分側に位置す
るＣＭＯＳインバータの共通接続されたドレインの接続
点は図中Ｙ方向でやや下側であり、また、上記右半分側
に位置するＣＭＯＳインバータの共通接続されたドレイ
ンの接続点は図中Ｙ方向でやや上側である。このため後
述するようにそれぞれインバータ間配線１ｎ１．Ｉｎ２
の大きさを短く且つ直線的なものとすることができる。

トランスファゲート１０５は、そのソース・ドレインが
単結晶半導体層領域２５ｓｄ、　　２５ｓｄであり、そ
のゲートは後述するワード′ｇＡＷＬと接続する多結晶
シリコン層領域２５ｇである。また、もう一方のトラン
スファゲート１０６は、そのソース・ドレインが単結晶
半導体層領域２６ｓｄ、２６ｓｄであり、そのゲートは
後述するワード線ＷＬと接続する多結晶シリコン層領域
２６ｇである。これらトランスファゲートは、それぞれ
メモリセルの図中下方部において左右に１つずつ上記Ｃ
ＭＯＳインバータとそれぞれ対応づけられて配置されて
いる。なお、言うまでもないが当該トランスファゲート
のソース・ドレイン領域が形成される半導体層は、上記
ＣＭＯＳインバータのトランジスタの半扉体層と一体の
ものであり、特にＮＭＯＳトランジズタの単結晶半導体
Ｎ　ｆｉＪＩ域２２ｄ若しくは２４ｄと同じ導電型であ
って１＆述するように同時に形成されるものである。そ
して、このようなプロセス上の利点のみならずセルの面
積の縮小化にも寄与している。

電１ｊＸ７ｔｔ圧Ｖｄｄを供給するための電源電圧線Ｖ
Ｄは、図中破線で示されＸ方向を長手方向とし後述する
ような第１７１目のＡ１層を用いて形成されるものであ
って、上記ＰＭＯ３ｌ−ランジスタのソースである単結
晶半導体層領域２１ｓと単結晶半導体！Ｈ域２３Ｓとが
それぞれコンタクトホール３９．４０を介して接続され
るように配設されている。なお、この電源電圧線ＶＤは
隣接するメモリセルと共通の電源電圧Ｖｄｄを供給する
ものであり、したがって、図中上側に隣接するメモリセ
ルは当該電ｔＡ電圧線を中心に線対称に配置されること
になる。

このような電源電圧線ＶＤと同じ第１Ｆ！目のＡ１層を
用いて、たすき掛けに接続されるＣＭＯＳインバータ間
の配線が行われている。まず、メモリセルの左半分側に
配置されるＣＭＯＳインバータのゲートと右半分側に配
置されるＣＭＯＳインバータの共通接続されたドレイン
領域を接続するためのインバータ間配線１ｎｌは、図中
破線で示すように、上述の左半分側に配置されるＣＭＯ
Ｓインバータのゲートすなわち多結晶シリコン層領域２
１ｇと多結晶シリコン層領域２２ｇに共通のゲート電極
延在部３３から、層間絶縁膜を開口して形成されたコン
タクトホール４１を介して一端が被着され、そこから図
中Ｘ方向に延在されて右半分側に至り、単結晶半導体Ｎ
領域２３ｄ、２４ｄ及びその間のＰＮ接合部３１上に形
成されるコンタクトホール４２を介して上述の右半分側
に配置されるＣＭＯＳインバータの上記単結晶半導体Ｎ
領域２３ｄ、２４ｄと接続する０次に、メモリセルの右
半分側に配置されるＣＭＯＳインパークのゲートと左半
分側に配置されるＣＭＯＳインバータの共通接続された
ドレイン領域を接続するためのインバータ間配ｋｍ　Ｉ
　ｎ　２は、図中破線で示すように、上述の右半分側に
配置されるＣＭＯＳインバータσゲートすなわち多結晶
シリコンＮ領域２３ｇと多結晶シリコン層領域２４ｇに
共通のゲート電極延在部３４から、眉間絶縁膜を開口し
て形成されたコンタクトホール４３を介して一端が被着
され、そこから図中Ｘ方向（逆向き）に延在されて左半
分側に至り、単結晶半導体Ｎ領域２１ｄ、２２ｄ及びそ
の間のＰＮ接合部３０上に形成されるコンタクトホール
４４を介して上述の左半分側に配置されるＣＭＯＳイン
バータの上記単結晶半導体Ｍ領域２１ｄ、２２ｄと接続
する。このような各インバータ間配線１　ｎ　１　＋　
　Ｉ　ｎ　２は、ＣＭＯＳインバータの入出力部を相互
に接続するためのものであるが、前述のように２つのＣ
ＭＯＳインバータのそれぞれＰＭＯ３）ランジスタとＮ
ＭＯ３）ランジスタの接続点は、図中Ｙ方向にずれた位
置関係をしている。このため各インバータ間配線１ｎ１
．Ｉｎ２は略Ｘ方向に直線状のものとするだけで確実な
接続を図ることができることになる。

上記一対のトランスファゲートを制御するためのワード
線ＷＬは、図中Ｘ方向に並んでいる図示しない他のメモ
リセルと共通のものであって、それぞれ当該トランスフ
ァゲートのゲート電極として用いられる多結晶シリコン
Ｎ　６Ｕ域２５ｇ、２６ｇにコンタクトホール４５を介
して接続する。なお、このコンタクトホール４５は隣接
するメモリセル（図中左側で隣接するメモリセル）と共
通に用いられる。

ビットｆｌＢＬ１．ＢＬ２及び接地電圧線ｖＳはいずれ
も図中Ｙ方向を長手方向として延在されているものであ
って、第２層目のＡ１層を用いて形成される。まず、ビ
ットＬＡＢＬ１は、上記左半分側のＣＭＯＳインパーク
を構成するための半導体層上に重なるように図中Ｙ方向
で延在されて形成されており、このビット線ＢＬＩは、
コンタクトホール４６を介して、トランスファゲートの
ソース・ドレインである単結晶半導体層領域２５ｓｃｌ
と接続している。また、ビット線ＢＬ２は他方のＣＭＯ
Ｓインバータを構成するための半導体層上に重なるよう
に図中Ｙ方向で延在されて形成されており、このビット
線ＢＬ２は、コンタクトホール４７を介して、トランス
ファゲートのソース・ドレインである単結晶半導体層領
域２６ｓｄと接続している。これらのピント線ＢＬＩ、
ＢＬ２は、それぞれトランスファゲートを通じてＣＭＯ
Ｓインバータと接続し、記憶されるデータの口き込みや
銃み出しに用いられる。なお、単結晶半導体層との接続
のためのコンタクトホール４６．４７は図中下側で隣接
するメモリセルと共通のものである。

次に、これらビットｖＡＢＬ１．ＢＬ２と略平行に直線
状に形成される接地電圧線ＶＳは、上記それぞれのＣＭ
ＯＳインバータのＮＭＯ３）ランジスタのソース側に接
続するものであって、図中左側に配されている接地電圧
’４３　Ｖ　Ｓは、上述の左半分側に配されたＣＭＯＳ
インバータのＮＭＯ３）ランジスタの単結晶半導体層領
域２２ｓとコンタクトホール４８を介して接続し、図中
右側に配されている接地電圧６１ｖｓは、右半分側に配
されたＣＭＯＳインバータのＮＭＯ３）ランジスタの単
結晶半導体層領域２４８とコンタクトホール４９を介し
て接続する。

このような構造からなる０ＭＯ３−３ＲＡＭのメモリセ
ルを有する半導体集積回路装置は、上述のようにＣＭＯ
Ｓインバータを構成する単結晶半導体層領域２１ｓ、２
１ｃｈ、２１ｄ　（ＰＭＯＳ）ランジスタ）　、２２ｓ
、、２２ｃｈ、２２ｄ　（ＮＭＯＳトランジスタ）及び
単結晶半導体ｒＦ！Ｊ’ｙＴＩ域２３３゜２３ｃｈ、　
　２３　ｄ　　（ＰＭＯＳ　）ランジスク）、２４ｓ、
２４ｃｈ、２４ｄ　　（ＮＭＯＳトランジスタ）が、Ｐ
ＭＯＳ）ランジスタとＮＭＯ３）ランジスタとで直交す
るように配され且つ連続して形成されているため、すな
わち、単結晶半導体層とゲート電極が各ＣＭＯＳインバ
ータで略し字状と逆向きの略し字状となっていることか
ら、そのメモリセルでの占有面積も少なくなり、したが
って、当該半導体集積回路袋に全体の高集積化が可能と
なる。

また、このようなメモリセルの回路配置にあっては、ト
ランスファゲートを構成するための単結晶半扉体Ｎ　？
ｉＪｌ域２５ｓｄ、　　２６ｓｄは、各ＣＭＯＳインバ
ータを構成するための単結晶半導体層領域２１ｇ、２１
°ｃｈ、　　２１　ｄ　（ＰＭＯＳ　トランジスタ）、
２２ｓ、２２ｃｈ、２２ｄ　（ＮＭＯ３）ランジスク）
若しくは単結晶半導体Ｆｌ領域２３ｓ、２３ｃｈ。

２３　ｄ　（ＰＭＯＳ　トランジスタ）、２４ｓ、２４
ｃｈ、　　２４　ｄ　（ＮＭＯ３）ランジスタ）と一体
の単結晶半導体層として形成されており、特にトランス
ファゲートの単結晶半導体層領域２５ｓｄ、２６ｓｄ　
（ビット線と接続しない側の領域２５ｓｄ、２６ｓｄ）
は、各ＣＭ、ＯＳインバータのＮＭＯＳトランジスタと
ドレインと一体不可分である。このためトランスファゲ
ートとＣＭＯＳインパークの出力部との配線は不要とな
り、メモリセルの回路配置は簡略化され、当該半４体集
積回路装置は高密度に且つ高集積にすることができる。

また、上述のように、メモリセルにおける一対のＣＭＯ
Ｓインバータは、前述のように出力部である２つのＣＭ
ＯＳインバータのそれぞれＰＭＯＳトランジスタとＮＭ
Ｏ３）ランジスタの接続点は、図中Ｙ方向にずれた位置
関係をしている。このため各インバータ間配線１ｎｌ、
Ｉｎ２は略Ｘ方向に直線状のものとするだけで確実な接
続を図ることができ、このような配線によっては、その
面積も最小限で済むことになる。また、各インバータ間
配線１ｎｌ、Ｉｒｚ！は略Ｘ方向を長手方向として単純
な直線状に形成できることから、これら各インバータ間
配線！ｎｌ、Ｉｎ２を形成する場合のフォトリソグラフ
ィ上も有利である。

このような種々の利点を有する本実施例の半導体集積回
路装置を従来のものと比較してみると、具体的な数値を
もうてメモリセルの面積の縮小化がなされていることが
分かる。すなわち、従来の半導体集積回路装置ヒにおけ
る１μｍルールのもとではセルサイズはおよそ１００μ
ｍ２となるところが、本実施例にかかるパターンではお
よそ６０μｍ２となる。さらに本実施例においてはパタ
ーンルールの微細化にも有利であり、例えば０．７μｍ
ルールでは２９μｍ２が実現されよう。

ここで、このような０ＭＯ３−３ＲＡＭのメモリセルの
回路配置を明確にするために、その製造過程を工程に従
って第３図ａ〜第３図ｅを参照しながら説明する。なお
、第２図と共通の部分には同じ引用符号を用いている。

＋８）　　まず、第３図ａに示すように、絶縁基板５０
上の全面に半導体層を被着形成し、これを各メモリセル
において、該セルの中央部で２分割されパターン幅を１
１とし図中Ｙ方向を長手方向とするような２本の半導体
１５１．５２と、これら半導体５５１．５２からそれぞ
れ直交方向である図中Ｘ方向に突き出してパターン幅を
１１として形成された半導体Ｊｍ５３．５４とをそれぞ
れエツチングによって得る。ここで、半導体層５１の一
部と半導体層５３は連続し且つ直交する位置関係にあり
、また、半導体Ｎ５２の一部と半導体層５４も同様に連
続し且つ直交する位置関係にある。このため上述のよう
にそのゲート電極を略し字状に配することができ、占有
面積の縮小化が容易に実現される。また、この半導体Ｆ
Ｊ５３と半導体層５４の位置関係について着目すると、
図中Ｙ方向で位置がずれたものとなっており、このため
後述するようにインバータ間配線Ｔｎｌ、Ｉｎ２は略直
線状となり、占有面積を縮小化できるばかりでなくさら
にフォトリングラフィ上も有利である。また、トランス
ファゲートになる半導体層もパターン上一体である。こ
のようなパターンにバターニングされた半導体層は単結
晶半導体層であって、例えば絶縁基板５０を単結晶半導
体基板上に絶縁膜を被着したものとすると、該絶縁膜に
窓部を設けその窓部から露出した単結晶半導体基板を単
結晶成長の粍（シード）として用い、所要の上記半導体
Ｔ！ｉ５１〜５４を単結晶化するものであっても良い。

また、このような半導体１５１〜５４においては、後述
するようなマスク（第３図Ｃ参照）を用いた不純物の導
入によって所要のソース領域やドレイン領域が形成され
ることになる。また、半導体層５１上には、電源電圧線
ＶＤと接続するためのコンタクトホール３９や図中下部
の延在部５１ａ上でビット＆？ＩＢＬ１と接続するため
のコンタクトホール４６が形成され、さらにＣＭＯＳイ
ンバータ間のインバータ間配Ｈａ　Ｉ　ｎ　２のための
コンタクトホール４４が形成される。同様に半導体層５
２上には電源電圧線ＶＤと接続するためのコンタクトホ
ール４０−？）図中下部の延在部５２ａ上でビット、Ｉ
ＢＬ２と接続するためのコンタクトホール４７が形成さ
れ、さらにＣＭＯＳインバータ間のインバータ間配線！
　ｎ　１のためのコンタクトホール４２が形成される。

また、上記半導体Ｎ５３゜５４にはそれぞれ接地電圧線
ＶＤに接続するためのコンタクトホール４８．４９が形
成されることになる。

（ｂｌ　　次に、このように所定のパターニングが施さ
れた半導体１５１〜５４上に酸化膜を形成する。

この酸化膜はゲート酸化膜である。そして、このゲート
酸化膜上に、第３図すに示すようなパターンで各ゲート
電極となる多結晶シリコン層を形成する。

ここで、この多結晶シリコン層のパターンについて詳述
すると、メモリセルの左半分側のＣＭＯＳインバータの
ゲート電極となる多結晶シリコン層６１と、メモリセル
の右半分側のＣＭＯＳインバータのゲート電極となる多
結晶シリコン層６２と、トランスファゲートのゲート電
極となる多結晶シリコンＩｉ！６３が形成される。なお
、多結晶シリコンＮ６３は隣接するメモリセルのものと
連続して形成される。

上記多結晶シリコンＦＩ６１は、半導体Ｊｉ５１と半導
体層５３をそれぞれ直交する角度で交差するように形成
されており、上記半導体ｒＰ！ｉ５１と交差する多結晶
シリコンＦＪＭＩ域２１ｇはＰＭＯ３）ランジスタのゲ
ート電極を構成し、上記半導体層５３と交差する多結晶
シリコンＪｉ　ｆＩＪＩ域２２ｇはＮＭＯＳトランジス
タのゲートｆｆ極を＋Ｍ成する。これら多結晶シリコン
府聞域２１ｇ、２２ｇの２！端側には、一部がコンタク
トのために延在されており、そのゲート電極延在部３３
からコンタクトホール４１を介して後述するようにＣＭ
ＯＳインバータ間を配線するためのインバータ間配線Ｉ
ｎ’ｌが形成される。

上記多結晶シリコンＦＩ６２は、半導体層５２と半導体
ＦＦ５４をそれぞれ直交する角度で交差するように形成
されており、上記半導体層５２と交差する多結晶シリコ
ン７１！　ｆＪ域２３ｇはＰＭＯ３）ランジスタのゲー
ト電極を構成し、上記半導体層５４と交差する多結晶シ
リコン層領域２４ｇはＮＭＯＳトランジスタのゲート電
極を構成する。このような略り字状に屈折したパターン
において、上記多結晶シリコン［６１のように屈折部分
にコンタクトのための延在部を形成することもできるが
、本実施例では、セルの面積を縮小化するために一対の
ＣＭＯＳインバータの位置関係を図中Ｙ方向でずれたも
のとしており、このため右半分側のＣＭＯＳインバータ
では、トランスファゲートとＣＭＯＳインバータの間に
領域上余裕があり、そこでコンタクトホール４３を形成
できるようにゲート電極延在部３４を上記多結晶シリコ
ン層領域２４ｇの図中下方側に形成している。

上記多結晶シリコン層６３は、一対のトランスファゲー
トをｉｉｌ　御するためのゲート電極となる多結晶シリ
コン７Ｌｉ　ｊｉｌＴ域２５ｇと多結晶シリコン層頭域
２６ｇを形成するためのものであり、隣接したメモリセ
ルと共通のワード＆１ｗｔとのコンタクトホール４５を
介した接続により所定の電圧が与えられる。

なお、このような各多結晶シリコン［６１，６２，６３
はそれぞれ次の不純物導入工程すなわちイオン注入工程
の場合のマスクとしても用いられ、したがって、それぞ
れ形成されるＰＭＯ３Ｉ−ランジスタやＮＭＯ３）ラン
ジスタは自己整合的に寸法精度の優れたものとなる。

ｔｃ＋　　次に、第３図Ｃに示すようなパターンで例え
ばイオン注入を施し、上記半導体層５１〜５４に不純物
を導入する。

この場合の不純物の導入は、Ｐ型の不純物の導入とＮ型
の不純物の導入が行われ、Ｐ型の不純物の導入パターン
は図中一点鎖線で示す領域Ｐにかかる部分であり、また
、Ｎ型の不純物の導入パターンは図中一点鎖線で示す領
域Ｎにかかる部分である。このようなＮ型の不純物の黒
人とＰ型の不純物の導入を経て各ＭＯ３）ランジスタの
ソースｆＩＩ域やドレイン領域が形成されることになる
。ここで、特にトランスファゲートのソース・ドレイン
領域となる単結晶半導体ＷＩ層領域　５ｓｄ、　　２６
ｓｄ（図中上側のソース・ドレインに該当する。）は、
各ＣＭＯＳインバータのＮＭＯ３）ランジスタのドレイ
ン領域である単結晶半窩°体Ｎ謂域２２ｄ。

２４ｄと同じマスクで同時に形成されることになり、し
たがワて、それぞれの配線の必要もなくメモリセルの内
存面積の縮小化に寄与することになる。

また、Ｐ型の不純物の導入のためのマスクとＮ型の不純
物の導入のためのマスクを比較してみると、ＰＮ接合部
３０．３１が半導体Ｎ５１，５２の長手方向に対して斜
めになるように形成されることがわかる。この斜めに形
成されたＰＮ接合部３０．３１上でコンタクトホール４
４，４２を形成することにより、特に２つの領域にコン
タクトホールを形成することもなくＣＭＯＳインバータ
の出力を取り出すことができる。

（ｄｌ　　次に、第３図ｄに破線で示すように、電源電
圧Ｖｄｄを供給するための電源電圧線ＶＤと、一対のＣ
ＭＯＳインバータの入力部と出力部を相互に接続するた
めのインバータ間配線１ｎｌ、Ｉｎ２と、上記トランス
ファゲートを制御するためのワード線ＷＬとを、ゲート
電極等となる多結晶シリコン層６１，６２．６３上にお
いて層間絶縁膜を形成したのちに、それぞれ第１層目の
ＡｆｆｉＪｉを用いてパターン形成する。

上記電源電圧Ｖｄｄを供給するための電源電圧線ＶＤは
、図中Ｘ方向を長手方向として所定のパターン輻で形成
され、この電源電圧線ＶＤはＩＡ接するメモリセル（図
中上側で隣接するメモリセル）と共通に用いられる。こ
の電源電圧線ＶＤは上記半導体層５１及び上記半導体１
ｉ！１５２と接続するための延在部７１が形成されてお
り、この延在部７１の下ではそれぞれ半導体層５１およ
び半導体層５２と接続するためのコンタクトホール３９
および４０が形成され、このコンタクトホール３９およ
び４０を介して電源電圧Ｖｄｄが上記一対のＣＭＯＳイ
ンバータのそれぞれＰＭＯ３）ランジスタのソースに供
給されることになる。

ＣＭＯＳインバータの入力部と出力部を相互に接続する
ためのインバータ間配’に９Ａ　ｒ　ｎ　１は、上記コ
ンタクトホール４１と上記コンタクトホール４２の間を
略直線状に連絡し上記半４体層５１を跨いで電気的接続
を図るためのものであり、コンタクトホール４２を介し
て上記半導体ｒＭ５２に形成された単結晶半導体ｒｒＪ
領域２３ｄに接続すると共に単結晶半導体Ｎ領域２４ｄ
にも同時に接続する。

一方コンタクトホール４１を介して上記多結晶シリコン
ＮＨ域２１ｇ及び２２ｇに接続することになる。このよ
うな接続によって、左半分側のＣＭＯＳインバータの入
力部と右半分側のＣＭＯＳインバータの出力部が相互に
接続されることになる。

言うまでもないが、このような直線的な接続が実現され
、メモリセルの占有面積を縮小化できるのは、一対のＣ
ＭＯＳインバータの位置関係が図中Ｙ方向でずれている
からである。

同様に、ＣＭＯＳインバータの入力部と出力部を相互に
接続するためのインバータ間配線＋ｎ２は、上記コンタ
クトホール４３と上記コンタクトホール４４の間を略直
線状に連絡し上記半導体面５２を跨いで電気的接続を図
るためのものであり、コンタクトホール４４を介して上
記半導体層５１に形成された単結晶半導体Ｎ領域２１ｄ
に接続すると共に単結晶半導体Ｎ％Ｈ域２２ｄにも同時
に接続する。一方、上記コンタクトホール４３を介して
当該インバータ間配線１ｎ２は、上記多結晶シリコン層
領域２３ｇ、２４ｇに接続することになり、所定の制御
が可能となる。また、同様にＣＭＯＳインパークの位置
関係により直線状の配線とできることは言うまでもない
。

トランスファゲートを制１ｆｆｌ！するためのワード線
ＷＬはＸ方向に並んで配列されたメモリセルで共通であ
って、図中Ｘ方向を長手方向として所定のパターン幅で
形成されている。このＡ１層からなるワード線ＷＬは、
その下部に形成されたコンタクトボール４５を介してト
ランスファゲートのゲート電極となる多結晶シリコン層
領域２５ｇ、２６ｇに接続する。この多結晶シリコンＷ
Ｊ領域２５ｇ、２６ｇを有してなる多結晶シリコンＦｉ
６３とワードキ泉ＷＬとの接続のために当該ワード線Ｗ
Ｌは延在部７・２をその隣接するメモリセルとの境界部
分に有しており、したがって、隣接するメモリセルとの
間で１つのコンタクトホールにより有効な電気的な接続
がなされる。

＋ｅｌ　　上述のような図中Ｘ方向を長手方向とする第
１層目のＡ１１ＦＪを形成した後、これらを被覆するた
めの眉間絶縁膜を形成し、その眉間絶縁膜を形成した後
、第３図ｅに示すように、今度は図中Ｙ方向を長手方向
とする第２Ｎ目のＡＩＪＪを形成する。この第２層目の
Ａ１１層は、接地電圧Ｖｓｓを付与するための接地電圧
線ＶＳと、一対のＣＭＯＳインバータに記憶されるデー
タの書き込み・読み出しを行うために例えばセンスアン
プとの間の配線を行うビット線ＢＬＩ、ＢＬ２とのパタ
ーンに形成される。

接地電圧Ｖｓｓを付与するための接地電圧線−ｖｓ’は
、各メモリセルの境界上に配されており、それぞれ隣接
するメモリセルと共通に接地電圧ＶＳｇを供給すること
になる。この接地電圧Ｖｓｓは、それぞれＣＭＯＳイン
バータのＮＭＯ３）ランジスタのソース側に供給される
が、各ＣＭＯＳインバータは図中Ｙ方向にずれて配設さ
れていることから、これに対応するように図中Ｙ方向に
ずれて延在部８１８２が形成されている。そして、この
延在部８１及び延在部８２の下部にコンタクトホール４
８及びコンタクトホール４９が形成され、これらコンタ
クトホール４８，４９を介して当該接地電圧綿ＶＳはそ
れぞれ上記単結晶半導体Ｆｌ領域２２ｓ若しくは２４ｓ
に接続することになる。

一対のピント線ＢＬＩ、ＢＬ２は、上記接地電圧線ＶＳ
と略平行に図中Ｙ方向を長手方向としてパターニングさ
れるものであり、その材料は前述のように第２層目のｊ
ｌＦ！である。これら一対のピント線ＢＬＩ、ＢＬ２は
、図中メモリセルの下方端部でトランスファゲートの単
結晶半導体層領域２５ｓｄ、　　２６ｓｄとそれぞれ接
続するが、接続されるトランスファゲートは図中下方で
隣接するメモリセルと共通である。また、この接続は層
間絶縁膜に形成されたコンタクトホール４６，４７を介
してそれぞれ行われることになる。

以上のよ・うな主要な工程で本実施例の半導体集積回路
装置が製造され、各層のパターンの形状によって、その
メモリセルの占有面１１１の縮小化が図られることにな
る。

特に、本実施例におけるＣＭＯＳインバータの単結晶半
導体層の形状はＰＭＯ３）ランジスタとＮＭＯ３）ラン
ジスタとで連続且つ略直交するものとされ、これに対応
して、そのゲートＩＦＬｌ！ｉも２ＭＯ３）ランジスタ
とＮＭＯ３）ランジスタとで連続且つ略直交するものと
されることから、ＣＭＯＳインバータ部分における占有
面積の縮小化を実現でき、半導体集積回路装置の高集積
化を図ることができる。

また、このような単結晶半導体層のパ多−ンによっては
、当該ＣＭ　ＯＳインバータの出力部である各ＭＯ３）
ランジスタのドレイン部分はパターンの長手方向に対し
て斜めなＰＮ接合部３０．３１を有するようにすること
ができる。したがって、その部分へのコンタクトを取る
ことによっては、一度に有効な配線が施されることにな
り、当該メモリセルの占を面積の縮小化に寄与すること
になる。

なお、上述の実施例においては、主に０ＭＯ３−３ＲＡ
Ｍの例について説明したが、この０ＭＯ３−３ＲＡＭに
限定されず、本発明の半導体集積回路装置は、他のＣＭ
ＯＳインバータを有するような半導体！！積回路装置に
適用することができる。

また、配線層や多結晶シリコン層や単結晶半導体層等の
各層もその材料が特定されるものではない。

Ｈ，発明の効果 本発明の半導体集積回路装置は、その回路構成の一部に
用いられる一対のＣＭＯＳインパークの出力部の位置が
、セルの配列方向に対して斜めになっているため、当８
亥一対のＣＭＯＳインバータ間の配線を直線状にするこ
とができ、メモリセルの占有面積の縮小化を図ることが
できる。また、このようなインバータ間配線の直線化に
よってはフォー・リソグラフィ上も有利である。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の一例の要部を示
す平面図、第２図は本発明の半導体集積回路装置にかか
る０ＭＯ３−５ＲＡＭのメモリセルの一例を示すレイア
ウト図、第３図ａ〜第３図Ｉは第２図のメモリセルにお
ける各層のパターンを示す平面図であって、第３図ａは
単結晶半導体層のパターンを示す平面図、第３図すは多
結晶シリコン層のパターンを示す平面図、第３図Ｃはマ
スクのパターンを示す平面図、第３図ｄは第１層目のＡ
１ｆｆ）のパターンを示す平面図、第３図ｅは第２層目
のＡＩＮのパターンを示す平面図である。 また、第４図は０ＭＯ３−３ＲＡＭのメモリセルの回路
構成を説明するための回路図である。 １　、　５０　・・・絶縁葛１反 ＶＤ・・・電源電圧線 ＶＳ・・・接地電圧線 ＢＬＩ、ＢＬ２・・・ビット線 ｌｎｌ、Ｉｎ２・・・インバータ間配線ＷＬ・・・ワー
ド線 ２．３・・・半導体層 ４．５・・・多結晶シリコン層 ５１〜５４・・・半導体層 １１・・・パターン幅 ３９．４０，４１，４２，４３，４４，４５．４６．４
７，４８．４９・・・コンタクトホール２１　ｇ、　　
２１ｄ　、　　２１ｃｈ−２ＭＯ３）ランジスタの単結
晶半導体Ｆｌｊ域 ２２　ｓ、　　２２　ｄ、　　２２ｃｈ−ＮＭＯ３）ラ
ンジスタの単結晶半導体層領域 ２３　ｓ、　　２３ｄ　、　　２３ｃｈ−・・２ＭＯ３
）ランジスタの単結晶半導体層領域 ２４　ｓ、　　２４　ｄ、　　２４ｃｈ−ＮＭＯ５）ラ
ンジスタの！１結晶半導体層領域 ２５ｓｄ、　　２６ｓｄ・・・トランスファゲートの単
結晶半導体Ｎ領域 ２１ｇ、２２ｇ、２３ｇ、２４ｇ−各ＭＯ３）ランジス
タの多結晶シリコンｗｊｅＴＪ域３０．３１・・・ＰＮ
接合部 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小泡　見間　　　　　　　　　田材榮＝

Claims (1)

1. 【特許請求の範囲】 各セル毎に一対のＣＭＯＳインバータが絶縁基体上に半
   導体層を形成して構成されてなる半導体集積回路装置に
   おいて、 １つのセル内の一対のＣＭＯＳインバータのそれぞれ出
   力部がセルの配列方向に対して斜めに配置されているこ
   とを特徴とする半導体集積回路装置。