JPH02158143A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02158143A JPH02158143A JP31200088A JP31200088A JPH02158143A JP H02158143 A JPH02158143 A JP H02158143A JP 31200088 A JP31200088 A JP 31200088A JP 31200088 A JP31200088 A JP 31200088A JP H02158143 A JPH02158143 A JP H02158143A
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 abstract 1
- 150000003376 silicon Chemical class 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000004745 nonwoven fabric Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 101100037618 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ant-1 gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に係り、特に高
耐圧化、高電流駆動能力化に好適な絶縁ゲート型（以下
ＭＩＳ型と略す）電界効果トランジスタを有する半導体
装置及びその製造方法に関する。
耐圧化、高電流駆動能力化に好適な絶縁ゲート型（以下
ＭＩＳ型と略す）電界効果トランジスタを有する半導体
装置及びその製造方法に関する。
従来、ＭＩＳ型電界効果トランジスタの高耐圧化及び高
電流駆動能力化を実現する構造としては。
電流駆動能力化を実現する構造としては。
例えば、特開昭６２−２００７５７あるいは特開昭６２
−１９５１７６に記載のように、そのドレインを低濃度
不純物領域とゲートから離れた高濃度不純物領域からな
る低濃度ドレイン、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造とし、そしてソース
側は従来の高濃度不純物領域、いわゆるＳ Ｄ （Ｓｉ
ｎｇｌｅＤｒａｉｎ ）構造とし、かつ、ゲート電極は
左右対称な構造としていた。これらの構造を第２図に示
す。
−１９５１７６に記載のように、そのドレインを低濃度
不純物領域とゲートから離れた高濃度不純物領域からな
る低濃度ドレイン、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造とし、そしてソース
側は従来の高濃度不純物領域、いわゆるＳ Ｄ （Ｓｉ
ｎｇｌｅＤｒａｉｎ ）構造とし、かつ、ゲート電極は
左右対称な構造としていた。これらの構造を第２図に示
す。
前者の従来例は、基板１の上にゲート酸化膜２を設け、
閾値電圧設定用不純物３をイオン打ち込みにより形成し
、さらにゲート電極５を所望のパターンに形成し、この
ゲート電極をマスクにイオン打ち込み後熱拡散して低濃
度不純物層７を形成しく第２図（ａ））、ついでゲート
電極５の一端を覆うフォトレジスト１１のパターンを形
成し、これをマスクにイオン打ち込みにより高濃度不純
物層ｌＯを形成して第２図（ｂ）に示す非対称なソース
。
閾値電圧設定用不純物３をイオン打ち込みにより形成し
、さらにゲート電極５を所望のパターンに形成し、この
ゲート電極をマスクにイオン打ち込み後熱拡散して低濃
度不純物層７を形成しく第２図（ａ））、ついでゲート
電極５の一端を覆うフォトレジスト１１のパターンを形
成し、これをマスクにイオン打ち込みにより高濃度不純
物層ｌＯを形成して第２図（ｂ）に示す非対称なソース
。
ドレイン領域を有する構造とするものである。また後者
の従来例は、第２図（ａ）に示す構造を同様に製造した
後、ゲート電極５をマスクに斜めのイオン打ち込みによ
り高濃度不純物層ｌＯを形成し、第２図（Ｃ）に示す構
造とするものである。
の従来例は、第２図（ａ）に示す構造を同様に製造した
後、ゲート電極５をマスクに斜めのイオン打ち込みによ
り高濃度不純物層ｌＯを形成し、第２図（Ｃ）に示す構
造とするものである。
上記従来技術において、前者はフォトマスク数及びフォ
トリソグラフィ工程等の工程数増大を招き、かつ、ゲー
ト長が短くなるとイオン打ち込み時のレジストパターン
とゲート電極のフォトリソグラフィ時の合わせずれに対
する余裕がほとんどなくなってしまう等の問題があった
。また、後者は、自己整合的に形成できるが、シリコン
基板上に形成されたＭＩＳ型電界効果トランジスタのソ
ース、ドレインの向きを全て一定にしなければならず、
また、ソース、ドレインの対称な従来のＬＤＤ構造と混
在させる場合には前者と同様にマスクが別に必要となる
等の問題があった。
トリソグラフィ工程等の工程数増大を招き、かつ、ゲー
ト長が短くなるとイオン打ち込み時のレジストパターン
とゲート電極のフォトリソグラフィ時の合わせずれに対
する余裕がほとんどなくなってしまう等の問題があった
。また、後者は、自己整合的に形成できるが、シリコン
基板上に形成されたＭＩＳ型電界効果トランジスタのソ
ース、ドレインの向きを全て一定にしなければならず、
また、ソース、ドレインの対称な従来のＬＤＤ構造と混
在させる場合には前者と同様にマスクが別に必要となる
等の問題があった。
本発明の目的は、高濃度不純物層と低濃度不純物層とか
らなるドレイン領域と、これと非対称なソース領域を持
ち、高精度でかつ任意の形状で形成されたＭＩＳ型電界
効果トランジスタを有する半導体装置及びその製造方法
を提供することにある。
らなるドレイン領域と、これと非対称なソース領域を持
ち、高精度でかつ任意の形状で形成されたＭＩＳ型電界
効果トランジスタを有する半導体装置及びその製造方法
を提供することにある。
上記目的は、（１）半導体基板に設けられたソース領域
とドレイン領域とその間に形成されたチャネルと、該チ
ャネルに電界効果を及ぼすゲート電極とを持つ絶縁ゲー
ト型電界効果トランジスタを有する半導体装置において
、上記ゲート電極のソース領域側の側壁は、ドレイン領
域側の側壁より小さな傾斜を有し、かつ該側壁が円弧状
であることを特徴とする半導体装置、（２）半導体基板
に設けられたソース領域とドレイン領域とその間に形成
されたチャネルと、該チャネルに電界効果を及ぼすゲー
ト電極とを持つ絶縁ゲート型電界効果トランジスタを有
する半導体装置において、上記ゲート電極のドレイン領
域側及びソース領域側の側壁にそれぞれ帳の異なるサイ
ドウオールスペーサを有することを特徴とする半導体装
置、（３）半導体基板上にゲート電極を形成し、該ゲー
ト電極を少なくともマスクの一部として、イオンの打ち
込みによりソース領域及びドレイン領域を形成する半導
体装置の製造方法において、上記ゲート電極の形成は、
該ゲート電極のソース領域側とドレイン領域側に幅の異
なるスペースを形成し、等方性エツチングによりソース
領域側の側壁の傾斜をドレイン領域側の側壁の傾斜より
小さく形成することを特徴とする半導体装置の製造方法
によって達成される。
とドレイン領域とその間に形成されたチャネルと、該チ
ャネルに電界効果を及ぼすゲート電極とを持つ絶縁ゲー
ト型電界効果トランジスタを有する半導体装置において
、上記ゲート電極のソース領域側の側壁は、ドレイン領
域側の側壁より小さな傾斜を有し、かつ該側壁が円弧状
であることを特徴とする半導体装置、（２）半導体基板
に設けられたソース領域とドレイン領域とその間に形成
されたチャネルと、該チャネルに電界効果を及ぼすゲー
ト電極とを持つ絶縁ゲート型電界効果トランジスタを有
する半導体装置において、上記ゲート電極のドレイン領
域側及びソース領域側の側壁にそれぞれ帳の異なるサイ
ドウオールスペーサを有することを特徴とする半導体装
置、（３）半導体基板上にゲート電極を形成し、該ゲー
ト電極を少なくともマスクの一部として、イオンの打ち
込みによりソース領域及びドレイン領域を形成する半導
体装置の製造方法において、上記ゲート電極の形成は、
該ゲート電極のソース領域側とドレイン領域側に幅の異
なるスペースを形成し、等方性エツチングによりソース
領域側の側壁の傾斜をドレイン領域側の側壁の傾斜より
小さく形成することを特徴とする半導体装置の製造方法
によって達成される。
上記ゲート電極の側壁の傾斜は、ソース領域側とドレイ
ン領域側で１０度以上の角度の差があることが好ましい
、ドレイン領域側の側壁は基板に垂直であってよい。
ン領域側で１０度以上の角度の差があることが好ましい
、ドレイン領域側の側壁は基板に垂直であってよい。
ＭＩＳ型電界効果トランジスタのドレインをＬＤＤ構造
にし、かつ、ソースをＳＤ構造にすると、高耐圧と高電
流駆動能力化を同時に実現で°きる。
にし、かつ、ソースをＳＤ構造にすると、高耐圧と高電
流駆動能力化を同時に実現で°きる。
また、ゲート電極のソース側側壁の傾斜をドレイン側側
壁より小さくすることにより、ソース側のサイドウオー
ルスペーサの長さをドレイン側よりも小さくでき、自己
整合的にソース側だけを高濃度不純物層化できる。本構
造を用いれば、非対称ＭＩＳ型電界効果トランジスタを
任意の形状で形成できる。
壁より小さくすることにより、ソース側のサイドウオー
ルスペーサの長さをドレイン側よりも小さくでき、自己
整合的にソース側だけを高濃度不純物層化できる。本構
造を用いれば、非対称ＭＩＳ型電界効果トランジスタを
任意の形状で形成できる。
実施例１
以下に本発明の第１実施例の製造方法の概略を第１図を
用いて説明する。
用いて説明する。
まず、第１図（ａ）の如＜、Ｐ型シリコン基板１（比抵
抗５〜１０Ω・ａｍ）にゲート酸化膜２を１５ｎＩｌ形
成し、閾値電圧設定用不純物３としてボロンを１〜２
Ｘ １０”ａｍ−”イオン打ち込みし、ついでゲート酸
化膜２の上に多結晶シリコン膜４を３５０ｎｍ被膜する
。多結晶シリコン膜４には高濃度のリンを入れる。
抗５〜１０Ω・ａｍ）にゲート酸化膜２を１５ｎＩｌ形
成し、閾値電圧設定用不純物３としてボロンを１〜２
Ｘ １０”ａｍ−”イオン打ち込みし、ついでゲート酸
化膜２の上に多結晶シリコン膜４を３５０ｎｍ被膜する
。多結晶シリコン膜４には高濃度のリンを入れる。
次に、第１図（ｂ）の如く、多結晶シリコン膜４をフォ
トレジスト（図示せず）をマスクとしてエツチングによ
りバターニングし、ゲート電極５．６を形成する。この
時ゲート電極５の左側側壁はほぼ垂直となっているが、
ゲート電極５の右側側壁及びゲート電極６の左側側壁は
大きく傾斜し、かつ円弧状になっている。これは、多結
晶シリコン膜加工時にゲートパターンの粗密、及び、エ
ツチングガス等の加工条件に応じて生じるものである。
トレジスト（図示せず）をマスクとしてエツチングによ
りバターニングし、ゲート電極５．６を形成する。この
時ゲート電極５の左側側壁はほぼ垂直となっているが、
ゲート電極５の右側側壁及びゲート電極６の左側側壁は
大きく傾斜し、かつ円弧状になっている。これは、多結
晶シリコン膜加工時にゲートパターンの粗密、及び、エ
ツチングガス等の加工条件に応じて生じるものである。
以下これについて第３図（ａ）（ｂ）を用いて詳しく説
明する。ゲート電極５の上にマスクであるフォトレジス
ト１１のパターンが形成されており、第３図（ａ）は図
の左方の他のパターンまでの間隔が広く、第３図（ｂ）
は図の左方の他のパターンまでの間隔が狭いものとする
。一般に多結晶シリコン加工時には、反応生成物が加工
された電極側壁に付着して側壁付着物となり、すでに加
工された多結晶シリコン膜側面を保護する。パターン間
隔が密であるとエツチング面積が小さいため側壁付着物
が少なく、逆にパターン間隔が広いとエツチング面積が
大きいため側壁付着物が生じやすい。今、等方的エツチ
ングの条件で加工すると、第３図（ａ）の場合は多結晶
シリコン膜側面を保護する側壁付着物が多いのでサイド
エツチングを防ぎ、側壁の傾斜が大きく、垂直に近くな
る。−力筒３図（ｂ）の場合は側壁付着物が少ないので
サイドエツチングが生じ、基板に対する傾斜が小さくな
る。ここで、パターン間隔の狭いところで、側壁付着物
がほとんどなくなるように条件を設定すれば、パターン
間隔の広いところで垂直加工しながら、パターン間隔の
狭いところでサイドエツチングさせることができる。
このようなエツチング条件は、例えば加工用ガスとして
ＣＣＱ、に不活性ガスとしてＨｅを加え、ＣＣＱ４分圧
４０〜６０、ガス圧５０〜１００ｍ Ｔｏｒｒで行なえ
ばよい。第３図（ｂ）の加工条件は、ＲＦパワー３００
Ｗ、Ｈｅ／ＣＣＱ４は３４／１０．ガス圧８０ｍＴｏｒ
ｒである。狭い方のパターン間隔は１μｍ以下でること
が好ましい。
明する。ゲート電極５の上にマスクであるフォトレジス
ト１１のパターンが形成されており、第３図（ａ）は図
の左方の他のパターンまでの間隔が広く、第３図（ｂ）
は図の左方の他のパターンまでの間隔が狭いものとする
。一般に多結晶シリコン加工時には、反応生成物が加工
された電極側壁に付着して側壁付着物となり、すでに加
工された多結晶シリコン膜側面を保護する。パターン間
隔が密であるとエツチング面積が小さいため側壁付着物
が少なく、逆にパターン間隔が広いとエツチング面積が
大きいため側壁付着物が生じやすい。今、等方的エツチ
ングの条件で加工すると、第３図（ａ）の場合は多結晶
シリコン膜側面を保護する側壁付着物が多いのでサイド
エツチングを防ぎ、側壁の傾斜が大きく、垂直に近くな
る。−力筒３図（ｂ）の場合は側壁付着物が少ないので
サイドエツチングが生じ、基板に対する傾斜が小さくな
る。ここで、パターン間隔の狭いところで、側壁付着物
がほとんどなくなるように条件を設定すれば、パターン
間隔の広いところで垂直加工しながら、パターン間隔の
狭いところでサイドエツチングさせることができる。
このようなエツチング条件は、例えば加工用ガスとして
ＣＣＱ、に不活性ガスとしてＨｅを加え、ＣＣＱ４分圧
４０〜６０、ガス圧５０〜１００ｍ Ｔｏｒｒで行なえ
ばよい。第３図（ｂ）の加工条件は、ＲＦパワー３００
Ｗ、Ｈｅ／ＣＣＱ４は３４／１０．ガス圧８０ｍＴｏｒ
ｒである。狭い方のパターン間隔は１μｍ以下でること
が好ましい。
再び第１図（ｂ）に戻り、ゲート電極５．６をマスクに
リンを１〜５ Ｘ １０１３ｃｎ＋−”打ち込み、低濃
度不純物層７を形成する。
リンを１〜５ Ｘ １０１３ｃｎ＋−”打ち込み、低濃
度不純物層７を形成する。
次に第１図（ｃ）の如く、シリコン酸化膜を２５０ｎｗ
＋堆積後、反応性イオンエツチングにより、ゲート電極
側壁にのみサイドウオールスペーサ８．９を形成した。
＋堆積後、反応性イオンエツチングにより、ゲート電極
側壁にのみサイドウオールスペーサ８．９を形成した。
これにより、左右のスペーサ長が異なったものができる
。この例では、８のスペーサ長は０．０１〜０．０２μ
ｍであり、９のスペーサ長は０．２３〜０．２５μＩと
なった。続いてこのスペーサ８．９とゲート電極５．６
をマスクにヒ素を２〜５Ｘ１０”Ｃｍ−”イオン打ち込
みし、高濃度不純物層１０を形成する。
。この例では、８のスペーサ長は０．０１〜０．０２μ
ｍであり、９のスペーサ長は０．２３〜０．２５μＩと
なった。続いてこのスペーサ８．９とゲート電極５．６
をマスクにヒ素を２〜５Ｘ１０”Ｃｍ−”イオン打ち込
みし、高濃度不純物層１０を形成する。
以下、通常の方法で絶縁層を形成し、コンタクト孔を開
け、配線を行ない半導体装置とする。
け、配線を行ない半導体装置とする。
以上により、ゲート電極５で形成されるＭＯＳトランジ
スタをみると、ソース、ドレインの一方は従来のＬＤＤ
構造となっているが、他方は高濃度不純物層ｌＯがゲー
ト電極下に達しており、二重拡散層型、あるいはシング
ルドレイン（ＳＤ）化している。この時、ＬＤＤ側をド
レインに、ＳＤ側をソースに用いれば高耐圧化と高電流
駆動能力化を同時に実現できる。また、上記方法を用い
ることにより、任意のＭＯＳトランジスタを非対称化で
き、また、パターンレイアウトの時点で１つのチップ内
のスペーサ長を任意の長さに制御できる。このため、従
来のＬＤＤ形成工程と全く同じ工程で、任意の向きに非
対称ＭＯ８）−ランジスタを形成できる。
スタをみると、ソース、ドレインの一方は従来のＬＤＤ
構造となっているが、他方は高濃度不純物層ｌＯがゲー
ト電極下に達しており、二重拡散層型、あるいはシング
ルドレイン（ＳＤ）化している。この時、ＬＤＤ側をド
レインに、ＳＤ側をソースに用いれば高耐圧化と高電流
駆動能力化を同時に実現できる。また、上記方法を用い
ることにより、任意のＭＯＳトランジスタを非対称化で
き、また、パターンレイアウトの時点で１つのチップ内
のスペーサ長を任意の長さに制御できる。このため、従
来のＬＤＤ形成工程と全く同じ工程で、任意の向きに非
対称ＭＯ８）−ランジスタを形成できる。
なお、本実施例では、ソース側高濃度層の外側に一部低
濃度層があるが、これはスペーサ長と拡散層の大きさに
より任意に定められ、高濃度層だけでもよい。
濃度層があるが、これはスペーサ長と拡散層の大きさに
より任意に定められ、高濃度層だけでもよい。
また、ゲート電極材料は、金属、あるいは金属化合物と
多結晶シリコンとの多溜膜等でも良い。
多結晶シリコンとの多溜膜等でも良い。
また、ゲート電極上にシリコン酸化膜等の絶縁膜をつけ
てもよい。ただし、サイドウオールスペーサ長の制御性
をあげるためには、ゲート電極厚さはスペーサ長以上に
した方がよい。
てもよい。ただし、サイドウオールスペーサ長の制御性
をあげるためには、ゲート電極厚さはスペーサ長以上に
した方がよい。
実施例２
次に本発明の第２の実施例を第４図を用いて説明する。
一般に、サイドエツチング量を正確に制御するのは困難
である。そこで、まず、ゲート電極用の多結晶シリコン
膜４１．４２を第４図（ａ）の如く二層構造とする。−
層目の多結晶シリコン膜４１と二層目の多結晶シリコン
膜４２の間には自然酸化膜４３が形成される。この多結
晶シリコンの二層膜をフォトレジスト１１でバターニン
グしてエツチングを行なう場合、二層目多結晶シリコン
を、実施例１で示した条件で加工し、自然酸化膜４３で
エツチングを停止し、−層目多結晶シリコン４１は、サ
イドエツチングの生じない異方的エツチングを行ない、
ゲート電極５，６を形成する。ここで、エツチングの停
止は、エツチング速度から必要なエツチング時間を求め
、停止させてもよい。
である。そこで、まず、ゲート電極用の多結晶シリコン
膜４１．４２を第４図（ａ）の如く二層構造とする。−
層目の多結晶シリコン膜４１と二層目の多結晶シリコン
膜４２の間には自然酸化膜４３が形成される。この多結
晶シリコンの二層膜をフォトレジスト１１でバターニン
グしてエツチングを行なう場合、二層目多結晶シリコン
を、実施例１で示した条件で加工し、自然酸化膜４３で
エツチングを停止し、−層目多結晶シリコン４１は、サ
イドエツチングの生じない異方的エツチングを行ない、
ゲート電極５，６を形成する。ここで、エツチングの停
止は、エツチング速度から必要なエツチング時間を求め
、停止させてもよい。
以上により、非対称なゲート形状となり、かつゲート長
は正確に制御できる。
は正確に制御できる。
実施例３
次に、本発明の第３の実施例を第５図を用いて説明する
。第５図（ｃ）は同図（ａ）のＡＡ’断面を、第５図（
ｄ）は同図（ｂ）のＢＢ’・断面をそれぞれ示す。
。第５図（ｃ）は同図（ａ）のＡＡ’断面を、第５図（
ｄ）は同図（ｂ）のＢＢ’・断面をそれぞれ示す。
一般に１つのＬＳＩ内には、さまざまな大きさのＭｏＳ
トランジスタが形成されている。この時、第５図（ａ）
の如く、完全にゲートが孤立化したパターンを加工する
と、（ｃ）の如くゲート電極５の両側壁は垂直となり、
非対称とはならない。
トランジスタが形成されている。この時、第５図（ａ）
の如く、完全にゲートが孤立化したパターンを加工する
と、（ｃ）の如くゲート電極５の両側壁は垂直となり、
非対称とはならない。
この場合、傾斜させたいソース側にダミーのゲート電極
１５を形成し、ゲート電極５とダミー電極１５との間隔
を狭くする。これにより、（ｄ）の断面図の如く、ゲー
ト電極５の左側をＬＤＤ化することができる。
１５を形成し、ゲート電極５とダミー電極１５との間隔
を狭くする。これにより、（ｄ）の断面図の如く、ゲー
ト電極５の左側をＬＤＤ化することができる。
実施例４
最後に本発明の第４の実施例を第６図を用いて説明する
。
。
第６図は、相補型回路の一部をレイアウトしたものであ
る。ｎ型ウェル６０中のＭＯＳトランジスタは全てｐチ
ャネルであり、それ以外は全てｎチャネルである。また
、ゲート電極５の一部の横にダミー電極１５が設けられ
ている。６３．６４がアクティブ領域、１８はゲート上
のコンタクトホールを示している。ソース、ドレインへ
のコンタクトホール、金属配線等は示していない。ここ
で、ゲート間距離（スペース）７０．７２は非対称ＬＤ
Ｄ構造ＭｏＳトランジスタのドレイン側を、７１，７３
はソース側を意味している。本実施例では、各ゲート電
極の両側のスペースを変えてあり、これにより非対称化
が実現できる。また、本実施例では、ｎチャネルのドレ
イン側スペース７０よりもｐチャネルのドレイン側スペ
ース７２の方が広くなっている。
る。ｎ型ウェル６０中のＭＯＳトランジスタは全てｐチ
ャネルであり、それ以外は全てｎチャネルである。また
、ゲート電極５の一部の横にダミー電極１５が設けられ
ている。６３．６４がアクティブ領域、１８はゲート上
のコンタクトホールを示している。ソース、ドレインへ
のコンタクトホール、金属配線等は示していない。ここ
で、ゲート間距離（スペース）７０．７２は非対称ＬＤ
Ｄ構造ＭｏＳトランジスタのドレイン側を、７１，７３
はソース側を意味している。本実施例では、各ゲート電
極の両側のスペースを変えてあり、これにより非対称化
が実現できる。また、本実施例では、ｎチャネルのドレ
イン側スペース７０よりもｐチャネルのドレイン側スペ
ース７２の方が広くなっている。
これによりｐチャネルのドレイン側のサイドウオールス
ペーサ長がｎチャネルより大きくなる。半導体デバイス
に好適な不純物として拡散係数の大きな不純物のボロン
しかないｐチャネルにおいて、ｎチャネルよりスペーサ
長を長くでき、素子の信頼性を向上させることができる
。つまり、上記スペースを任意に変えることにより、１
つの基板上に複数のスペーサ長を有するトランジスタを
形成できる。
ペーサ長がｎチャネルより大きくなる。半導体デバイス
に好適な不純物として拡散係数の大きな不純物のボロン
しかないｐチャネルにおいて、ｎチャネルよりスペーサ
長を長くでき、素子の信頼性を向上させることができる
。つまり、上記スペースを任意に変えることにより、１
つの基板上に複数のスペーサ長を有するトランジスタを
形成できる。
本発明によれば、ＬＳＩ内の任意のＭＩ′Ｓ電界効果ト
ランジスタを自己整合的に高精度で非対称ＬＤＤ構造化
できるため、例えばゲート長０．５μ膣以下で、特に低
電源電圧下におけるトランジスタの高電流能力化を実現
でき、将来のＵＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ ５ｃ
ａｌｅ Ｉｎｔｅｇｌａｔｉｏｎ）の基本デバイスとし
て有効である。
ランジスタを自己整合的に高精度で非対称ＬＤＤ構造化
できるため、例えばゲート長０．５μ膣以下で、特に低
電源電圧下におけるトランジスタの高電流能力化を実現
でき、将来のＵＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ ５ｃ
ａｌｅ Ｉｎｔｅｇｌａｔｉｏｎ）の基本デバイスとし
て有効である。
第１図は本発明の半導体装置の一実施例の製造工程を示
す工程図、第２図は従来の半導体装置の製造工程を示す
工程図、第３図は本発明を説明するための半導体装置の
部分断面図、第４図は本発明の他の実施例の断面図、第
５図及び第６図は本発明の他の実施例の平面図及び断面
図である。 １・・・基板 ２・・・ゲート酸化膜３・
・・閾値電圧設定用不純物 ４．４１．４２・・・多結晶シリコン膜５．６・・・ゲ
ート電極 ７・・・低濃度不純物層８．９・・・サイ
ドウオールスペーサ ｌＯ・・・高濃度不純物ｌ １１・・・フォトレジ
スト１５・・・ダミー電極 １６・・・ＬＯＧＯ
８酸化膜１７、６３．６４・・・アクティブ領域１８・
・・コンタクトホール ４３・・・自然酸化膜６０・・
・ウェル ７０．７１．７２．７３・・・スペース代理人弁理士
中 村 純之助 −・・・基Ｊ反 ７−−−−−−（氏１１蟻渾１モ物 ５．６−−−φ・−トｔｇＬ 第１図 （ｂ） （Ｃ） ５−−−−リーート１極 ７°−・°イ氏５１＆不糸七ツ紗層 ｔｏ−−−−、＠） ５１１４不托物層１１−一一・フ
ォトしジ′スト 第２図 ５−−−−−ゲート電右５ １１−−−−−フォトレジスト 第３図 ５−−−−−ヶ・−計電極 ８．９−−−“す“イドウォールスベ′−プ５−−−−
？−ミー配、％ｆｆ。 ７−−−−アクテイブ、！＃域 ８−−−−コンタクトメ九−ル 第５図 ５、６−−−−−’７−’−Ｆｉ極 ４３−−−−−一自然：酸イζ、Ｈ３（第４ 図 ５−−−−−−−一γ・−計電極 ＋５−−−−−−−り゛Ｓ−電極 ６０−−−−−−ウェル ６３．６４−一一アクチイブ４頁戚 ７０〜７３−−スに一ス 第６図
す工程図、第２図は従来の半導体装置の製造工程を示す
工程図、第３図は本発明を説明するための半導体装置の
部分断面図、第４図は本発明の他の実施例の断面図、第
５図及び第６図は本発明の他の実施例の平面図及び断面
図である。 １・・・基板 ２・・・ゲート酸化膜３・
・・閾値電圧設定用不純物 ４．４１．４２・・・多結晶シリコン膜５．６・・・ゲ
ート電極 ７・・・低濃度不純物層８．９・・・サイ
ドウオールスペーサ ｌＯ・・・高濃度不純物ｌ １１・・・フォトレジ
スト１５・・・ダミー電極 １６・・・ＬＯＧＯ
８酸化膜１７、６３．６４・・・アクティブ領域１８・
・・コンタクトホール ４３・・・自然酸化膜６０・・
・ウェル ７０．７１．７２．７３・・・スペース代理人弁理士
中 村 純之助 −・・・基Ｊ反 ７−−−−−−（氏１１蟻渾１モ物 ５．６−−−φ・−トｔｇＬ 第１図 （ｂ） （Ｃ） ５−−−−リーート１極 ７°−・°イ氏５１＆不糸七ツ紗層 ｔｏ−−−−、＠） ５１１４不托物層１１−一一・フ
ォトしジ′スト 第２図 ５−−−−−ゲート電右５ １１−−−−−フォトレジスト 第３図 ５−−−−−ヶ・−計電極 ８．９−−−“す“イドウォールスベ′−プ５−−−−
？−ミー配、％ｆｆ。 ７−−−−アクテイブ、！＃域 ８−−−−コンタクトメ九−ル 第５図 ５、６−−−−−’７−’−Ｆｉ極 ４３−−−−−一自然：酸イζ、Ｈ３（第４ 図 ５−−−−−−−一γ・−計電極 ＋５−−−−−−−り゛Ｓ−電極 ６０−−−−−−ウェル ６３．６４−一一アクチイブ４頁戚 ７０〜７３−−スに一ス 第６図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に設けられたソース領域とドレイン領域
とその間に形成されたチャネルと、該チャネルに電界効
果を及ぼすゲート電極とを持つ絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記ゲート電
極のソース領域側の側壁は、ドレイン領域側の側壁より
小さな傾斜を有し、かつ該側壁が円弧状であることを特
徴とする半導体装置。 ２、上記ソース領域の高濃度不純物層は、上記ゲート電
極下に達し、上記ドレイン領域の高濃度不純物層は、上
記ゲート電極下に存在しないことを特徴とする請求項１
記載の半導体装置。 ３、上記ゲート電極は、隣接する他のトランジスタのゲ
ート電極又は配線層との距離が、ソース領域側よりドレ
イン領域側が大であるように配置されていることを特徴
とする請求項２記載の半導体装置。 ４、半導体基板に設けられたソース領域とドレイン領域
とその間に形成されたチャネルと、該チャネルに電界効
果を及ぼすゲート電極とを持つ絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記ゲート電
極のドレイン領域側及びソース領域側の側壁にそれぞれ
幅の異なるサイドウォールスペーサを有することを特徴
とする半導体装置。 ５、上記サイドウォールスペーサは、ドレイン領域側の
厚みが、ソース領域側の厚みより厚いことを特徴とする
請求項４記載の半導体装置。 ６、半導体基板上にゲート電極を形成し、該ゲート電極
を少なくともマスクの一部として、イオンの打ち込みに
よりソース領域及びドレイン領域を形成する半導体装置
の製造方法において、上記ゲート電極の形成は、該ゲー
ト電極のソース領域側とドレイン領域側に幅の異なるス
ペースを形成し、等方性エッチングによりソース領域側
の側壁の傾斜をドレイン領域側の側壁の傾斜より小さく
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31200088A JPH02158143A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31200088A JPH02158143A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158143A true JPH02158143A (ja) | 1990-06-18 |
Family
ID=18024001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31200088A Pending JPH02158143A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158143A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547888A (en) * | 1993-12-30 | 1996-08-20 | Nec Corporation | Method for manufacturing a SRAM cell having asymmetrical LDD type MIS device |
| US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
| US5856693A (en) * | 1994-08-18 | 1999-01-05 | Nec Corporation | Semiconductor integrated circuit device containing MOS protection circuit |
| KR20000011460A (ko) * | 1998-07-03 | 2000-02-25 | 이데이 노부유끼 | 수지의표면경화방법,표면경화된수지,표면경화된수지의제조방법,및정보캐리어-이용수지디스크기판 |
| KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
-
1988
- 1988-12-12 JP JP31200088A patent/JPH02158143A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547888A (en) * | 1993-12-30 | 1996-08-20 | Nec Corporation | Method for manufacturing a SRAM cell having asymmetrical LDD type MIS device |
| US5607869A (en) * | 1993-12-30 | 1997-03-04 | Nec Corporation | Method for manufacturing asymmetrical LDD type MIS device |
| US5856693A (en) * | 1994-08-18 | 1999-01-05 | Nec Corporation | Semiconductor integrated circuit device containing MOS protection circuit |
| US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
| KR20000011460A (ko) * | 1998-07-03 | 2000-02-25 | 이데이 노부유끼 | 수지의표면경화방법,표면경화된수지,표면경화된수지의제조방법,및정보캐리어-이용수지디스크기판 |
| KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
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