TWI640009B - 具有個別記憶體單元讀取、程式化、及抹除之三閘快閃記憶體陣列 - Google Patents

具有個別記憶體單元讀取、程式化、及抹除之三閘快閃記憶體陣列 Download PDF

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TWI640009B
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Abstract

一種記憶體裝置及抹除該記憶體裝置之方法，其包括：一半導體材料基材；及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。程式化抹除閘線單獨、或結合選擇閘線或源極線係依行方向配置，以使各記憶體單元可個別程式化、讀取、及抹除。

Description

具有個別記憶體單元讀取、程式化、及抹除之三閘快閃記憶體陣列 相關申請案
本申請案主張於2016年5月17日申請之美國臨時申請案第62/337,582號的權利，該案以引用方式併入本文中。
發明領域
本發明係關於非揮發性記憶體陣列。
發明背景
具有三個導電閘之分離閘非揮發性記憶體單元及此類單元之陣列係眾所周知。例如，美國專利第7,315,056號(「'056專利」)揭示分離閘非揮發性記憶體單元之一陣列，且係為所有目的以引用方式併入本文中。記憶體單元係顯示於圖1中。各記憶體單元10包括形成於一半導體基材12中之源極區14與汲極區16，源極區14與汲極區16之間具有一通道區18。一浮閘20形成於通道區18之一第一部分上方且與該第一部分絕緣(且控制該第一部分的導電性)，及形成於源極區14的一部分上方。一選擇(字線)閘28具有一第一部分28a及一第二部分28b，該第一部分設置於通道區18之一第二部 分上方且與該第二部分絕緣(且控制該第二部分的導電性)，該第二部分向上延伸至浮閘20上方。一程式化/抹除閘30具有：一第一部分，其設置於源極區14上方且側向相鄰於浮閘20；及一第二部分30b，其向上延伸且延伸於浮閘20上方。
藉由將一高正電壓置於PE閘30上來抹除記憶體單元(其中將電子自浮閘移除)，其導致浮閘20上的電子經由Fowler-Nordheim穿隧自浮閘20穿隧通過中間絕緣體至PE閘30。
藉由將一正電壓置於選擇閘28上、及將一正電壓置於源極14上、及將一正電壓置於PE閘30上來程式化記憶體單元(其中將電子置於浮閘上)。電子流將自汲極16朝源極14流動。當電子抵達選擇閘28與浮閘20之間的間隙時，電子將加速且變熱。由於來自浮閘20的吸引靜電力，該等變熱電子的一些將通過閘極氧化物注入至浮閘20上。
藉由將正讀取電壓置於汲極16及選擇閘28上來讀取記憶體單元(其接通選擇閘下方的通道區)。若浮閘20帶正電荷(亦即電子經抹除並正耦合至源極14)，則浮閘20下方的通道區部分亦經接通，且電流將跨通道區18流動，其係感測為經抹除或「1」狀態。若浮閘20帶負電荷(亦即以電子程式化)，則浮閘20下方的通道區部分係大部分或完全斷開，且電流將不會跨通道區18流動(或將有少許流動)，其係感測為經程式化或「0」狀態。
例示性操作電壓可係：
記憶體陣列的架構係顯示於圖2中。記憶體單元10配置成列及行。在各行中，記憶體單元以鏡像方式端對端地配置，以使其等形成為成對的記憶體單元，各對共享一共用的源極區14，且各組相鄰的記憶體單元對共享一共用的汲極區16。用於任何給定之記憶體單元列的所有源極區14係藉由一源極線14a電氣連接在一起。用於任何給定之記憶體單元行的所有汲極區16係藉由一位元線16a電氣連接在一起。用於任何給定之記憶體單元列的所有選擇閘28係藉由一選擇閘線28a電氣連接在一起。用於任何給定之記憶體單元列的所有PE閘30係藉由一PE閘線30a電氣連接在一起。因此，雖然記憶體單元可經個別地程式化及讀取，但記憶體單元之抹除係將各列成對執行(共用PE閘30的各列成對記憶體單元係藉由施加一高電壓在PE閘線30a上而一起抹除)。若欲抹除一特定的記憶體單元，則亦抹除該二列中的所有記憶體單元。
近來，已發展用於分離閘非揮發性記憶體單元的新式應用，其等需要真單一位元操作(亦即，各記憶體單元可經個別地程式化、讀取、及抹除，而無任何來自相鄰的記憶體單元之程式化狀態的干涉或干擾相鄰記憶體單元的程式化狀態)。因此，需要可經獨立地 程式化、讀取、及抹除之具有三個導電閘的分離閘非揮發性記憶體單元的一陣列。
發明概要
以一種記憶體裝置解決上述提及的問題及需求，該記憶體裝置包含：一半導體材料基材；及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起。
一種記憶體裝置，其包括：一半導體材料基材；及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材 中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起。
一種記憶體裝置包括：一半導體材料基材；以及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，其中該等記憶體單元的該等列配置成交替的偶數及奇數列。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體 單元行之各者包括一第一選擇閘線，其將在該等記憶體單元之奇數列或偶數列中之該等記憶體單元行之該等記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起。
一種抹除一記憶體裝置中之一經選擇記憶體單元的方法，該記憶體裝置具有：一半導體材料之基材；及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，其中該複數個記憶體單元的一者係一經選擇記憶體單元。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起。該方法包括：施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電 壓至該等程式化抹除閘線的所有剩餘者；以及施加一接地電壓至該等源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
一種抹除一記憶體裝置之一經選擇記憶體單元的方法，該記憶體裝置具有：一半導體材料之基材；及複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，其中該複數個記憶體單元的一者係一經選擇記憶體單元。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起。該方法包括：施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電壓至該等程式化抹除閘線的所有剩餘者；以及施加一接地電壓至該等 源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
一種抹除一記憶體裝置之一經選擇記憶體單元的方法，該記憶體裝置具有：一半導體材料之基材；及複數個記憶體單元，其等形成於該基材上且配置成偶數和奇數列、及偶數及奇數行的一陣列，其中該複數個記憶體單元的一者係一經選擇記憶體單元。該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區；一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣；一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣；及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣。該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起。該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起。該等記憶體單元行之各者包括一第一選擇閘線，其將在該等記憶體單元之奇數列或偶數列中之該等記憶體單元行之該等記憶體單元的所有選擇閘電氣連接在一起。該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起。該方法包括：施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電壓至該等程式化抹除閘線的所有剩餘者；以及施加一接地電壓至 該等源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧記憶體單元
12‧‧‧半導體基材
14‧‧‧源極區
14a‧‧‧源極線
14b‧‧‧源極線
16‧‧‧汲極區
16a‧‧‧位元線
18‧‧‧通道區
20‧‧‧浮閘
28‧‧‧選擇(字線)閘/WL
28a‧‧‧第一部分/選擇閘線/水平字線
28b‧‧‧第二部分/垂直字線
28c‧‧‧垂直字線
30‧‧‧程式化/抹除閘/PE閘/
30a‧‧‧水平PE閘線
30b‧‧‧垂直PE閘線
圖1係習知的三閘非揮發性記憶體單元的側視截面圖。
圖2係繪示圖1之三閘記憶體單元之一習知陣列架構的圖。
圖3係本發明之三閘非揮發性記憶體單元架構的示意圖。
圖4係本發明之三閘非揮發性記憶體單元架構之一替代實施例的示意圖。
圖5係本發明之三閘非揮發性記憶體單元架構之另一替代實施例的示意圖。
圖6係本發明之三閘非揮發性記憶體單元架構之又另一替代實施例的示意圖。
發明之詳細說明
本發明涉及用於三閘分離閘非揮發性記憶體單元之陣列的新式架構組態，其等提供單一記憶體單元之唯一的(隨機順序)程式化、讀取、及抹除(亦即真單一位元操作)。
對圖1之三閘單元而言，提供真單一位元操作之記憶體陣列架構係顯示於圖3。圖3之三閘單一位元操作架構與上文相關於圖2所討論之習知的三閘架構之間的主要差異在於已經以垂直PE閘線30b取代水平PE 閘線30a(每對記憶體單元對使用一PE閘線)。具體而言，各行記憶體單元包括一PE閘線30b，其將用於該記憶體單元行的所有PE閘30電氣連接在一起。藉由以此方式重定向PE閘線，陣列中的任何記憶體單元可經個別程式化、抹除、及讀取。用以抹除、程式化、或讀取任何給定的目標記憶體單元之例示性操作電壓係顯示於下方表2：
數值(非限制性)實例係顯示於下方表3：
在抹除期間，僅經選擇的單元將具有一高電壓在其PE閘30上結合其源極區14處於接地，以使電子將穿隧離開浮閘20。相同行中具有施加至其等之PE閘30的一高電壓之任何未經選擇的單元亦將具有施加至其等之源極區14之一抑制電壓，該抑制電壓足夠高以抑制任何電子穿隧離開浮閘(亦即電子將在兩相對方向中遇見正電壓)。
圖4繪示3閘單一位元操作架構的一替代實施例。圖4之三閘單一位元操作架構與上文相關於圖2所討論之習知的三閘架構之間的主要差異在於已經以垂直源極線14b(每行使用一源極線)取代水平源極線14a(每列使用一源極線)。具體而言，各行記憶體單元包括一源極線14b，其將用於該行中所有記憶體單元10的所有源極區14電氣連接在一起。藉由以此方式重定向源極線，陣列中的任何記憶體單元可經個別程式化、抹除、及讀取，卻不會不利地影響相鄰記憶體單元的記憶體狀態。表2之操作值同等地應用至此實施例。
圖5繪示三閘單一位元操作架構的另一替代實施例。圖5之三閘單一位元操作架構與上文相關於圖2所討論之習知的三閘架構之間的主要差異在於已經以垂直字線28b(每行使用一字線)取代水平字線28a(每列使用一字線)。具體而言，各行記憶體單元包括一字線28b，其將該行記憶體單元之奇數列記憶體單元中的所有選擇閘28電氣連接在一起(未使用偶數列之選擇閘)。藉由以此方式重定向字線，陣列中的任何記憶體單元可經個別程式化、抹除、及讀取，卻不會不利地影響相鄰記憶體單元的記憶體狀態。表2之操作值同等地應用至此實施例。應注意，字線28b可電氣連接至所有偶數列選擇閘而非奇數列選擇閘。
圖6繪示三閘單一位元操作架構的又另一替代實施例。圖6之三閘單一位元操作架構與上文相關於圖2所討論之習知的三閘架構之間的主要差異在於已經以每行使用一字線之垂直字線28b及28c取代水平字線28a(每列使用一字線)。具體而言，各行記憶體單元包括一字線28b及一字線28c，字線28b將該行記憶體單元之奇數列記憶體單元中的所有選擇閘28電氣連接在一起，字線28c將該行記憶體單元之奇數列記憶體單元中的所有選擇閘28電氣連接在一起。藉由以此方式重定向字線，陣列中的任何記憶體單元可經個別程式化、抹除、及讀取，卻不會不利地影響相鄰記憶體單元的記憶體狀態。表2之操作值同等地施加至此實施例。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間) 的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (29)

  1. 一種記憶體裝置，其包含：一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區，一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣，一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣；該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起；且該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起。
  2. 如請求項1之記憶體裝置，其中對於該等記憶體單元之各者，該浮閘於該源極區的一部分上方延伸且與該部分絕緣。
  3. 如請求項1之記憶體裝置，其中對於該等記憶體單元之各者，該選擇閘具有一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  4. 如請求項1之記憶體裝置，其中對於該等記憶體單元之各者，該程式化抹除閘具有一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  5. 如請求項1之記憶體裝置，其中：該等記憶體單元配置成成對的記憶體單元；以及該等成對的記憶體單元之各者共享該等源極區的一者及該等源極線的一者。
  6. 一種記憶體裝置，其包含：一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區，一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣， 一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣；該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起；以及該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起。
  7. 如請求項6之記憶體裝置，其中對於該等記憶體單元之各者，該浮閘於該源極區的一部分上方延伸且與該部分絕緣。
  8. 如請求項6之記憶體裝置，其中對於該等記憶體單元之各者，該選擇閘具有一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  9. 如請求項6之記憶體裝置，其中對於該等記憶體單元之各者，該程式化抹除閘具有一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  10. 如請求項6之記憶體裝置，其中：該等記憶體單元配置成成對的記憶體單元；以及 該等成對的記憶體單元之各者共享該等源極區的一者及該等源極線的一者。
  11. 一種記憶體裝置，其包含：一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，其中該等記憶體單元的該等列配置成交替的偶數及奇數列；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區，一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣，一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣；該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元行之各者包括一第一選擇閘線，其將在該等記憶體單元之奇數列或偶數列中之該等記憶體單元行之該等記憶體單元的所有選擇閘電氣連接在一起； 該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起。
  12. 如請求項11之記憶體裝置，其中該等記憶體單元行之各行之該第一選擇閘線將在該等記憶體單元之奇數列中的記憶體單元行的記憶體單元之所有選擇閘電氣連接在一起，且其中該等記憶體單元行之各行進一步包含一第二選擇閘線，該第二選擇閘線將在該等記憶體單元之偶數列中的記憶體單元行的記憶體單元之所有選擇閘電氣連接在一起。
  13. 如請求項11之記憶體裝置，其中對於該等記憶體單元之各者，該浮閘於該源極區的一部分上方延伸且與該部分絕緣。
  14. 如請求項11之記憶體裝置，其中對於該等記憶體單元之各者，該選擇閘具有一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  15. 如請求項11之記憶體裝置，其中對於該等記憶體單元之各者，該程式化抹除閘包含一第一部分及一第二部分，該第一部分側向相鄰於該浮閘，該第二部分向上延伸至該浮閘上方。
  16. 如請求項11之記憶體裝置，其中：該等記憶體單元配置成成對的記憶體單元；以及該等成對的記憶體單元之各者共享該等源極區的一者及該等源極線的一者。
  17. 一種抹除一記憶體裝置之一經選擇記憶體單元的方法，其中該記憶體裝置包含： 一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，且其中該複數個記憶體單元的一者係一經選擇記憶體單元；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區，一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣，一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與該源極區絕緣；該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起；該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起；該方法包含： 施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電壓至該等程式化抹除閘線的所有剩餘者；施加一接地電壓至該等源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
  18. 如請求項17之方法，其進一步包含：施加一接地電壓至該等位元線電氣連接至該經選擇記憶體單元之該汲極區的一者，並施加一接地或正電壓至該等位元線的所有剩餘者。
  19. 如請求項17之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係大於施加至該等源極線之該等剩餘者的該正電壓。
  20. 如請求項17之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係施加至該等源極線之該等剩餘者的該正電壓的至少兩倍。
  21. 一種抹除一記憶體裝置之一經選擇記憶體單元的方法，其中該記憶體裝置包含：一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成列及行的一陣列，且其中該複數個記憶體單元的一者係一經選擇記憶體單元；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區， 一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣，一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與其絕緣；該等記憶體單元行之各者包括一源極線，其將用於該記憶體單元行的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元列之各者包括一選擇閘線，其將用於該記憶體單元列之記憶體單元的所有選擇閘電氣連接在一起；該等記憶體單元列之各者包括一程式化抹除閘線，其將用於該等記憶體單元列之記憶體單元的所有程式化抹除閘電氣連接在一起；該方法包含：施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電壓至該等程式化抹除閘線的所有剩餘者；施加一接地電壓至該等源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
  22. 如請求項21之方法，其進一步包含： 施加一接地電壓至該等位元線電氣連接至該經選擇記憶體單元之該汲極區的一者，並施加一接地或正電壓至該等位元線的所有剩餘者。
  23. 如請求項21之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係大於施加至該等源極線之該等剩餘者的該正電壓。
  24. 如請求項21之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係施加至該等源極線之該等剩餘者的該正電壓的至少兩倍。
  25. 一種抹除一記憶體裝置之一經選擇記憶體單元的方法，其中該記憶體裝置包含：一半導體材料基材；複數個記憶體單元，其等形成於該基材上且配置成偶數和奇數列及偶數和奇數行的一陣列，其中該複數個記憶體單元的一者係一經選擇記憶體單元；該等記憶體單元之各者包括：在該基材中隔開的源極區與汲極區，該基材中具有於該等源極區與汲極區之間延伸的一通道區，一浮閘，其設置於該通道區相鄰於該源極區之一第一部分上方且與該第一部分絕緣，一選擇閘，其設置於該通道區相鄰於該汲極區之一第二部分上方且與該第二部分絕緣，以及一程式化抹除閘，其設置於該源極區上方且與其絕緣； 該等記憶體單元列之各者包括一源極線，其將用於該記憶體單元列的所有源極區電氣連接在一起；該等記憶體單元行之各者包括一位元線，其將用於該記憶體單元行的所有汲極區電氣連接在一起；該等記憶體單元行之各者包括一第一選擇閘線，其將在該等記憶體單元之奇數列或偶數列中之該等記憶體單元行之該等記憶體單元的所有選擇閘電氣連接在一起；該等記憶體單元行之各者包括一程式化抹除閘線，其將用於該等記憶體單元行之記憶體單元的所有程式化抹除閘電氣連接在一起；該方法包含：施加一正電壓至該等程式化抹除閘線電氣連接至該經選擇記憶體單元之該程式化抹除閘的一者，並施加一接地電壓至該等程式化抹除閘線的所有剩餘者；施加一接地電壓至該等源極線電氣連接至該經選擇記憶體單元之該源極區的一者，並施加一正電壓至該等源極線的所有剩餘者。
  26. 如請求項25之方法，其中該等記憶體單元行之各行之該第一選擇閘線將在該等記憶體單元之奇數列中的記憶體單元行的記憶體單元之所有選擇閘電氣連接在一起，且其中該等記憶體單元行之各行進一步包含一第二選擇閘線，該第二選擇閘線將在該等記憶體單元之偶數列中的記憶體單元行的記憶體單元之所有選擇閘電氣連接在一起。
  27. 如請求項25之方法，其進一步包含：施加一接地電壓至該等位元線電氣連接至該經選擇記憶體單元之該汲極區的一者，並施加一接地或正電壓至該等位元線的所有剩餘者。
  28. 如請求項25之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係大於施加至該等源極線之該等剩餘者的該正電壓。
  29. 如請求項25之方法，其中施加至該等程式化抹除閘線之該一者的該正電壓係施加至該等源極線之該等剩餘者的該正電壓的至少兩倍。
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