KR20210019575A - 소거 게이트를 갖는 분리형 게이트 플래시 메모리 셀을 프로그래밍하는 방법 - Google Patents

소거 게이트를 갖는 분리형 게이트 플래시 메모리 셀을 프로그래밍하는 방법 Download PDF

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Abstract

메모리 셀 및 제어 회로부를 갖는 메모리 디바이스가 개시된다. 메모리 셀은 반도체 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하고, 채널 영역이 그들 사이에서 연장된다. 플로팅 게이트가 채널 영역의 제1 부분 위에, 그의 전도율을 제어하기 위해 배치된다. 선택 게이트가 채널 영역의 제2 부분 위에, 그의 전도율을 제어하기 위해 배치된다. 제어 게이트가 플로팅 게이트 위에 배치된다. 소거 게이트가 소스 영역 위에 그리고 플로팅 게이트에 인접하게 배치된다. 제어 회로부는, 소거 게이트에 네거티브 전압을 인가하여 전자들이 소거 게이트로부터 플로팅 게이트로 터널링하게 함으로써 프로그래밍 동작을 수행하도록, 그리고 소거 게이트에 포지티브 전압을 인가하여 전자들이 플로팅 게이트로부터 소거 게이트로 터널링하게 함으로써 소거 동작을 수행하도록 구성된다.

Description

소거 게이트를 갖는 분리형 게이트 플래시 메모리 셀을 프로그래밍하는 방법
본 출원은 2018년 8월 23일자로 출원된 미국 가출원 제62/722,107호, 및 2018년 12월 4일자로 출원된 미국 특허 출원 제16/209,515호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
분리형 게이트 비휘발성 메모리 셀들, 및 그러한 셀들의 어레이들이 잘 알려져 있다. 예를 들어, 미국 특허 제5,029,130호("'130 특허")는 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있으며, 모든 목적을 위해 본 명세서에 참고로 포함된다. 메모리 셀이 도 1에 도시되어 있다. 각각의 메모리 셀(10)은 반도체 기판(12) 내에 형성된 소스 및 드레인 영역들(14/16)을 포함하며, 채널 영역(18)이 그들 사이에 있다. 플로팅 게이트(20)가 드레인 영역(16)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 제어 게이트(22)는 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분(22a), 및 플로팅 게이트(20) 위에서 그리고 위쪽으로 연장되는 제2 부분(22b)을 갖는다. 플로팅 게이트(20) 및 제어 게이트(22)는 게이트 산화물(26)에 의해 기판(12)으로부터 절연된다. 메모리 셀은 분리형 게이트로 지칭되는데, 그 이유는 2개의 상이한 게이트들(플로팅 게이트(20) 및 제어 게이트(22))이 동일한 채널 영역(18)의 2개의 상이한 부분들의 전도율을 개별적으로 제어하기 때문이다. 따라서, 채널 영역(18)은 그의 부분들 둘 모두가 플로팅 및 제어 게이트들(20/22)에 의해 턴 온되는 경우에만 소스 및 드레인 영역들(14/16) 사이에 전류를 전도할 수 있다.
메모리 셀은 제어 게이트(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)의 잘 알려진 기법을 통해 중간 절연체(24)를 통과하여 플로팅 게이트(20)로부터 제어 게이트(22)로 터널링하게 한다. 개재하는 절연체를 통한 하나의 전도성 게이트로부터 다른 전도성 게이트로의 전자들의 터널링은 잘 알려져 있으며, 추가로 기술되지 않는다.
메모리 셀은 제어 게이트(22) 상에 포지티브 전압을, 그리고 드레인(16) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트(20) 상에 배치됨). 제어 게이트(22) 아래의 채널 영역(18)의 부분은 제어 게이트(22) 상의 포지티브 전압에 의해 턴 온된다(전도성으로 됨). 플로팅 게이트(20) 아래의 채널 영역(18)의 부분은, 플로팅 게이트(20)에 용량성 커플링되는 제어 게이트(22) 및 드레인 영역(16) 상의 포지티브 전압들에 의해 턴 온된다(전도성으로 됨). 제어 게이트(22) 아래의 채널 영역(18)의 부분에서 소스(14)로부터 시작하여 드레인(16)을 향해 전자 전류가 흐를 것이다. 전자들은 그들이 제어 게이트(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물(26)을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다. 이러한 프로그래밍 기법은 열전자 주입(hot-electron injection)으로 잘 알려져 있고, 특히 분리형 게이트 메모리 셀들에 대해 흔히 사용된다.
메모리 셀(10)은 드레인 영역(16) 및 제어 게이트(22) 상에 포지티브 판독 전압들을 배치함(이는 제어 게이트(22) 아래의 채널 영역(18)의 부분을 턴 온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역의 부분이 또한 턴 온되고(플로팅 게이트(20) 상의 포지티브 전압들의 용량성 커플링 때문임), 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴 오프되고(이는, 포지티브 전압들의 용량성 커플링이 플로팅 게이트(20) 상의 네거티브 전하를 극복할 수 없기 때문임), 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 또는 "0" 상태로 감지된다. 당업자는, 소스와 드레인이라는 용어들이 상호 교환가능할 수 있으며, 여기서 플로팅 게이트(20)가 도 2에 도시된 바와 같이 드레인(16) 대신에 소스(14) 위에서 부분적으로 연장될 수 있다는 것을 이해한다.
2개 초과의 게이트들을 갖는 분리형 게이트 메모리 셀들이 또한 알려져 있다. 예를 들어, 본 명세서에 참고로 포함되어 있는, 미국 특허 제8,711,636호("'636 특허")가, 플로팅 게이트에 대한 더 양호한 용량성 커플링을 위해, 소스 영역 위에 배치되고 그로부터 절연된 추가 커플링 게이트를 갖는 분리형 게이트 메모리 셀을 개시한다. 예를 들어, 소스 영역(14) 위에 배치된 커플링 게이트(24)를 갖는 분리형 게이트 메모리 셀을 도시하는 도 3을 참조한다.
4개의 게이트들을 갖는 분리형 게이트 메모리 셀이 본 명세서에 참고로 포함되는 미국 특허 제6,747,310호 및 제7,868,375호에 개시되어 있다. 예를 들어, 도 4에 도시된 바와 같이, 4-게이트 메모리 셀(10)은 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(28)(워드 라인 게이트로도 지칭됨), 플로팅 게이트(20) 위의 제어 게이트(22), 및 소스 영역(14) 위의 소거 게이트(30)를 갖는다. 도 4에서, 소거는 소거 게이트(30) 상에 높은 포지티브 전압을 배치함으로써 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 나타난다. 도 4에서, 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 열전자 주입에 의해 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 나타난다. 아래의 표 1에는 메모리 셀들을 프로그래밍하는 데 사용될 수 있는 예시적인 전압들 및 전류가 있다:
[표 1]
Figure pct00001
열전자 주입 프로그래밍이 갖는 하나의 문제는, 그것이 구현할 각각의 메모리 셀에 대해 상당한 양의 전류를 필요로 한다는 것이다. 그러나, 프로그래밍은 종종 바이트 단위인데, 이는 메모리 디바이스가 다수의 메모리 셀들의 동시적 프로그래밍을 위해 필요한 전압들 및 전류들을 제공하기에 충분히 큰 전압원 및 전류원을 포함해야 한다는 것을 의미한다. 하나 이상의 내부 전하 펌프들을 사용하는 대량(mass) 프로그래밍은 열전자 주입의 높은 프로그래밍 전류 요건들 때문에 어렵다. 프로그래밍에서의 일부 병렬화(parallelization)는 외부 전압원(들)을 사용하여 달성될 수 있다. 그러나, 대량 프로그래밍은, 소스 라인 전압 강하와 같은 다른 인자들에 더하여, 요구되는 높은 전류를 고려하면 대부분의 응용들에 대해 단순히 효과적이지 않다. 열전자 주입 프로그래밍이 갖는 다른 문제는, 드레인 영역(16)으로부터 소스 영역(14)으로 이동하는 전자들 중 일부만이 결국 플로팅 게이트(20) 상으로 주입되는 것을 고려하면, 완료되는 데 비교적 긴 시간이 걸린다는 것이다. 나머지는 플로팅 게이트(20) 상으로 주입되지 않고서 소스 영역(14)으로의 그들의 주행을 완료한다. 따라서, 그러한 관점에서 그의 효율은 비교적 낮다.
4개의 게이트들을 갖는 분리형 게이트 메모리 셀들을 프로그래밍하는 더 효율적인 기법이 필요하다.
전술된 문제들 및 요구들은 반도체 기판, 메모리 셀 및 제어 회로부를 포함하는 메모리 디바이스에 의해 해결된다. 메모리 셀은, 기판 내에 형성된 소스 영역 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 채널 영역의 제1 부분의 전도율을 제어하기 위해, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 채널 영역의 제2 부분의 전도율을 제어하기 위해, 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및 소스 영역 위에 배치되고 그로부터 절연되며, 플로팅 게이트에 인접하게 배치되고 그로부터 절연되는 소거 게이트를 포함한다. 제어 회로부는, 소거 게이트에 네거티브 전압을 인가하여 전자들이 소거 게이트로부터 플로팅 게이트로 터널링하게 함으로써 프로그래밍 동작을 수행하도록, 그리고 소거 게이트에 포지티브 전압을 인가하여 전자들이 플로팅 게이트로부터 소거 게이트로 터널링하게 함으로써 소거 동작을 수행하도록 구성된다.
메모리 셀을 갖는 메모리 디바이스를 동작시키는 방법으로서, 메모리 셀은, 반도체 기판 내에 형성된 소스 영역 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 채널 영역의 제1 부분의 전도율을 제어하기 위해, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 채널 영역의 제2 부분의 전도율을 제어하기 위해, 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및 소스 영역 위에 배치되고 그로부터 절연되며, 플로팅 게이트에 인접하게 배치되고 그로부터 절연되는 소거 게이트를 포함한다. 본 방법은, 소거 게이트에 네거티브 전압을 인가하여 전자들이 소거 게이트로부터 플로팅 게이트로 터널링하게 함으로써 프로그래밍 동작을 수행하는 단계, 및 소거 게이트에 포지티브 전압을 인가하여 전자들이 플로팅 게이트로부터 소거 게이트로 터널링하게 함으로써 소거 동작을 수행하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 2-게이트 메모리 셀의 제1 실시예의 단면도이다.
도 2는 종래의 2-게이트 메모리 셀의 제2 실시예의 단면도이다.
도 3은 종래의 3-게이트 메모리 셀의 단면도이다.
도 4는 종래의 4-게이트 메모리 셀의 단면도이다.
도 5는 소거 게이트 프로그래밍을 이용하는 4-게이트 메모리 셀의 단면도이다.
도 6은 본 발명의 예시적인 메모리 디바이스의 아키텍처를 도시하는 평면도이다.
본 발명은 4개의 게이트들을 갖는 분리형 게이트 메모리 셀들을 프로그래밍하기 위한 새로운 기법을 수반한다. 구체적으로, 메모리 셀(32)이 도 5에 도시되어 있고, 반도체 기판(34) 내에 형성된 소스 영역(36) 및 드레인 영역(38)을 포함하며, 이때 기판(34)의 채널 영역(40)이 소스 영역(36)과 드레인 영역(38) 사이에서 연장된다. 플로팅 게이트(42)가 채널 영역(40)의 제1 부분 위에 배치되고 그로부터 절연된다. 선택 게이트(44)(워드 라인 게이트로도 지칭됨)가 채널 영역(40)의 제2 부분 위에 배치되고 그로부터 절연된다. 제어 게이트(46)가 플로팅 게이트(42) 위에 배치되고 그로부터 절연된다. 소거 게이트(48)가 소스 영역(36) 위에 배치되고 그로부터 절연되며, 플로팅 게이트(42)에 인접하게 배치되고 그로부터 절연된다. 메모리 셀(32)은 분리형 게이트 메모리 셀인데, 그 이유는 2개의 상이한 게이트들(플로팅 게이트(42) 및 선택 게이트(44))이 동일한 채널 영역(40)의 2개의 상이한 부분들의 전도율을 개별적으로 제어하기 때문이다. 메모리 셀들은 바람직하게는 쌍들로 형성되고, 여기서 2개의 인접한 메모리 셀들은 도 5에 도시된 바와 같이, 동일한 소거 게이트(48) 및 소스 영역(36)을 공유한다. 2개의 인접한 메모리 셀 쌍들은 동일한 드레인 영역(38)을 공유할 수 있다.
아래의 표 2는 전자들을 이용하여 플로팅 게이트(42)를 프로그래밍하기 위해 인가되는 전압들을 보여준다.
[표 2]
Figure pct00002
나머지 요소들(선택 게이트(44), 드레인 영역(38), 소스 영역(36) 및 제어 게이트(46))에 0 전압(즉, 접지)이 인가되어 있는 상태에서, 소거 게이트(48)에 충분한 크기의 네거티브 전압을 인가함으로써, 전자들은 도 5에 그래픽으로 도시된 바와 같이, 소거 게이트(48)로부터 플로팅 게이트(42)로 터널링할 것이다.
소거 게이트(48)를 사용한 플로팅 게이트(42)의 프로그래밍은 매우 효율적인데, 이는 소거 게이트(48) 상의 네거티브 전압에 의해 생성되는 전류 내의 전자들의 사실상 전부가 플로팅 게이트(42)에 도달할 것이기 때문이다. 따라서, 이러한 소거 게이트 프로그래밍 기법을 사용하여 분리형 게이트 메모리 셀을 프로그래밍하는 데 필요한 전류는 열전자 주입 기법을 사용하는 데 필요한 것보다 훨씬 더 낮다. 이는 더 많은 분리형 게이트 메모리 셀들이, 그렇지 않은 경우 요구될 더 크고 더 강력한 전압원 및 전류원을 요구하지 않고서 동시에 프로그래밍될 수 있게 하고, 따라서 메모리 디바이스의 비용 및 크기를 감소시킨다. 이러한 프로그래밍 기법은 또한, 분리형 게이트 메모리 셀들을 프로그래밍하는 종래 기술의 열전자 주입 프로그래밍 기법보다 더 빠르다. 분리형 게이트 메모리 셀(32)의 플로팅 게이트(42)의 딥 프로그래밍(deep programming)이 요망되는 것(즉, 플로팅 게이트(42) 상에 비교적 많은 수의 전자들을 배치하는 것)이 또한 이러한 응용들에 대해 이상적이다.
메모리 셀(32)은 전술된 바와 같이 소거되는데, 즉 소거 게이트(48) 상에 포지티브 10 내지 12 볼트와 같은 충분히 높은 포지티브 전압을 인가하여, 플로팅 게이트(42) 상의 전자들이 개재하는 절연체를 통해 소거 게이트(48) 상으로 터널링하게 한다. 바람직하게는, 소거 동작 동안에 선택 게이트(44), 드레인 영역(38), 소스 영역(36) 및 제어 게이트(46)에 0 전압이 인가된다. 대안적으로, 소거 동작 동안에 네거티브 전압이 또한 제어 게이트(46)에 인가되면 그러한 소거 터널링을 유도하기 위해 더 낮은 포지티브 전압이 소거 게이트(48) 상에 사용될 수 있다. 예를 들어, 소거 게이트(48) 상의 6 내지 8 볼트의 포지티브 전압 및 제어 게이트(46) 상의 -6 내지 -8 볼트의 네거티브 전압이 플로팅 게이트(42)를 소거하는 데 사용될 수 있다.
아래의 표 3은 대안적인 실시예에서 전자들을 이용하여 플로팅 게이트(42)를 프로그래밍하기 위해 인가되는 전압들을 보여준다. 구체적으로, 소거 게이트(48) 상의 네거티브 전압과 동시에 포지티브 전압이 제어 게이트(46)에 인가된다.
[표 3]
Figure pct00003
제어 게이트(46) 상의 포지티브 전압은 플로팅 게이트(42)에 커플링되고, 그에 의해 소거 게이트(48) 상의 전자들을 더 잘 끌어당겨서 플로팅 게이트(42)로 터널링하게 한다. 포지티브 전압을 제어 게이트(46) 상에 인가함으로써, 소거 게이트(48) 상의 네거티브 전압의 크기는 감소될 수 있고, 그에 의해 디바이스에 의해 사용되는 네거티브 전압원의 크기 및 비용을 더 감소시킬 수 있다.
메모리 셀들(32)을 갖는 예시적인 메모리 디바이스의 아키텍처가 도 6에 예시되어 있다. 메모리 디바이스는 2개의 별개의 평면들(평면 A(62a) 및 평면 B(62b))로 분리될 수 있는, 비휘발성 메모리 셀들(32)의 어레이(60)를 포함한다. 메모리 셀들(32)은 바람직하게는, 반도체 기판(34)에서 복수의 로우(row)들 및 컬럼(column)들로 배열된 단일 칩 상에 형성된다. 비휘발성 메모리 셀들의 어레이에 어드레스 디코더들(예컨대, XDEC(64)(워드 라인들을 구동하는 로우 디코더), SLDRV(66)(소스 라인들을 구동하기 위한 소스 라인 드라이버), YMUX(68)(비트 라인들을 구동하는 컬럼 디코더), HVDEC(70)(고 전압 디코더) 및 비트 라인 제어기(BLINHCTL)(72))이 인접해 있는데, 이들은 선택된 메모리 셀들에 대한 판독, 프로그래밍, 및 소거 동작들 동안 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 제어기(76)(제어 회로부를 포함함)는 타깃 메모리 셀들(32) 상에서 각각의 동작(프로그래밍, 소거, 판독)을 구현하도록(즉, 상기 논의된 소거 게이트 네거티브 전압을 사용하여 플로팅 게이트(42)를 프로그래밍하는 데 사용되는 전압들을 포함한, 메모리 셀들(32)을 동작시키기 위해 전압들 및 전류들을 직접적으로 또는 간접적으로 제공하도록) 다양한 디바이스 요소들을 제어한다. 전하 펌프(CHRGPMP)(74)가 제어기(76)의 제어 하에 메모리 셀들을 판독, 프로그래밍 및 소거하는 데 사용되는 다양한 전압들을 제공한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주 내에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 디바이스의 적절한 형성을 가능하게 하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 메모리 디바이스로서,
    반도체 기판;
    메모리 셀 - 상기 메모리 셀은,
    상기 기판 내에 형성된 소스 영역 및 드레인 영역 - 상기 소스 영역과 상기 드레인 영역 사이에 상기 기판의 채널 영역이 연장됨 -,
    상기 채널 영역의 제1 부분의 전도율을 제어하기 위해, 상기 채널 영역의 상기 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트,
    상기 채널 영역의 제2 부분의 전도율을 제어하기 위해, 상기 채널 영역의 상기 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
    상기 소스 영역 위에 배치되고 그로부터 절연되며, 상기 플로팅 게이트에 인접하게 배치되고 그로부터 절연되는 소거 게이트를 포함함 -; 및
    제어 회로부를 포함하고,
    상기 제어 회로부는,
    상기 소거 게이트에 네거티브 전압을 인가하여 전자들이 상기 소거 게이트로부터 상기 플로팅 게이트로 터널링하게 함으로써 프로그래밍 동작을 수행하도록, 그리고
    상기 소거 게이트에 포지티브 전압을 인가하여 전자들이 상기 플로팅 게이트로부터 상기 소거 게이트로 터널링하게 함으로써 소거 동작을 수행하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 제어 게이트에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 제어 게이트에 포지티브 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 제어 게이트에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 제어 게이트에 네거티브 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  9. 제8항에 있어서, 상기 제어 회로부는 상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하도록 추가로 구성되는, 메모리 디바이스.
  10. 메모리 셀을 포함하는 메모리 디바이스를 동작시키는 방법으로서, 상기 메모리 셀은,
    반도체 기판 내에 형성된 소스 영역 및 드레인 영역 - 상기 소스 영역과 상기 드레인 영역 사이에 상기 기판의 채널 영역이 연장됨 -,
    상기 채널 영역의 제1 부분의 전도율을 제어하기 위해, 상기 채널 영역의 상기 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트,
    상기 채널 영역의 제2 부분의 전도율을 제어하기 위해, 상기 채널 영역의 상기 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
    상기 소스 영역 위에 배치되고 그로부터 절연되며, 상기 플로팅 게이트에 인접하게 배치되고 그로부터 절연되는 소거 게이트를 갖고,
    상기 방법은,
    상기 소거 게이트에 네거티브 전압을 인가하여 전자들이 상기 소거 게이트로부터 상기 플로팅 게이트로 터널링하게 함으로써 프로그래밍 동작을 수행하는 단계, 및
    상기 소거 게이트에 포지티브 전압을 인가하여 전자들이 상기 플로팅 게이트로부터 상기 소거 게이트로 터널링하게 함으로써 소거 동작을 수행하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 제어 게이트에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  12. 제11항에 있어서,
    상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  13. 제10항에 있어서,
    상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 제어 게이트에 포지티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
  14. 제13항에 있어서,
    상기 소거 게이트에 상기 네거티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  15. 제10항에 있어서,
    상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 제어 게이트에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  16. 제15항에 있어서,
    상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  17. 제10항에 있어서,
    상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 제어 게이트에 네거티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서,
    상기 소거 게이트에 상기 포지티브 전압이 인가되는 동안 상기 선택 게이트, 상기 소스 영역 및 상기 드레인 영역 각각에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
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