EP1508165A2 - Verfahren zum herstellen einer speicherzelle, speicherzelle und speicherzellen-anordnung - Google Patents

Verfahren zum herstellen einer speicherzelle, speicherzelle und speicherzellen-anordnung

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EP1508165A2
EP1508165A2 EP03740036A EP03740036A EP1508165A2 EP 1508165 A2 EP1508165 A2 EP 1508165A2 EP 03740036 A EP03740036 A EP 03740036A EP 03740036 A EP03740036 A EP 03740036A EP 1508165 A2 EP1508165 A2 EP 1508165A2
Authority
EP
European Patent Office
Prior art keywords
insulating layer
memory cell
gate
gate electrode
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03740036A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Richard Johannes Luyken
Michael Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Definitions

  • the invention relates to a method for producing a memory cell, a memory cell and a memory cell arrangement.
  • a flash memory cell with a common floating gate transistor is programmed, erased and read.
  • FIG. 1A shows a memory cell arrangement 100 known from the prior art in a TJND combination.
  • This has a plurality of memory cells 101 arranged in the form of a matrix, each of which is arranged in an intersection area of a word line 102 and a bit line 103 running orthogonally thereto.
  • Each memory cell 101 has a floating gate transistor 104, the gate terminal 105 of which is coupled to one of the word lines 102.
  • a first source / drain terminal 106 and a second source / drain terminal 107 of the transistor 104 are coupled to a bit line 103.
  • Electrical charge carriers can be introduced and permanently stored in a floating gate layer 108, the stored information being coded in the state of charge of the floating gate layer.
  • a memory cell 101 is programmed by introducing electrical charge carriers into the floating gate layer 108 of the memory cell 102 by means of Fowler-Nordheim tunnels.
  • a voltage of 5 volts is applied to both source / drain connections 106, 107, whereas a voltage of -12 volts is applied to the gate connection 105.
  • the gate terminal 105 is brought to an electrical potential of 17Volt, whereas the two source / drain connections 106, 107 are at an electrical potential of OVolt.
  • a voltage of 0 volt is applied to the first source / drain connection 106, a voltage of 1 volt to the second source / drain connection 107 and a voltage of 2.5 to the gate connection 105 Volts applied.
  • an electrical signal is detected, the value of which is characteristic of is the state of charge of the floating gate layer 108.
  • FIG. 1B shows a schematic top view of part of the circuit arrangement 100.
  • Memory cell arrangement 120 (NAND arrangement) is shown schematically.
  • a common first source / drain terminal 121 and a common second source / drain terminal 122 are provided in the memory cell arrangement 120.
  • the memory cell arrangement 120 can be activated by means of two selection transistors 123. Information can be stored in each of the memory transistors 124 using a floating gate layer.
  • the memory transistors 124 can be controlled via gate lines 125.
  • FIG. 1D shows a schematic plan view of a memory cell arrangement 130 known from the prior art.
  • the memory cell arrangement 130 (NAND arrangement as in FIG. 1C) has a bit line 131 with a bit line contact 132.
  • a first selection line 133 and a second selection line 134 are also shown.
  • a common source / drain connection line 135 is shown.
  • a plurality of memory cells 136 arranged parallel to one another are shown between selection lines 133 and 134.
  • Each of the memory cells 136 has a floating gate region 137.
  • word lines 138 which are arranged orthogonally to the bit line 131.
  • FIG. 1E A circuit diagram view of the memory cell arrangement 130 is shown in FIG. 1E.
  • the selection transistors 139, 140 of the first selection line 133 and the second selection line 134 are shown here.
  • Floating gate transistors 141 of memory cells 136 are also shown.
  • the word line is arranged orthogonally to the bit line and a common transistor for programming and erasing for each memory cell and reading is used.
  • memory cells of this type have problems with the transistors, since the thickness of the gate insulating layer between the floating gate and the channel region of a memory transistor cannot be reduced significantly below approximately 8 nm. The reason for this is that a sufficiently long hold time is required to store the data stored in a floating gate transistor. The stored data are lost with a time constant, often referred to as the hold time, as a result of electrical leakage currents. The hold time is all the more less, the thinner a gate insulating layer is chosen.
  • [1] shows the functioning of a flash memory cell with a read transistor provided separately from the memory transistor in a simulation study.
  • the electrical conductivity of the channel region is influenced on one side by a floating gate and on the other side by a read gate.
  • [2] discloses a non-volatile RAM memory cell based on silicon-on-insulator technology.
  • [3] discloses a method of manufacturing a vertically split gate buried memory cell.
  • [4] discloses a method of forming a non-volatile stack.
  • [5] discloses a method of forming a three-dimensional flash memory structure.
  • the invention is based on the problem of providing a floating gate memory cell which can be produced with reduced effort and which has a robustness that is sufficiently good from an electrical and mechanical point of view.
  • a method for producing a memory cell in which a first gate-insulating layer is formed on an auxiliary substrate. Furthermore, a floating gate is formed on the first gate insulating layer. An electrically insulating layer is formed on the floating gate. A memory gate electrode is formed on the electrically insulating layer. A substrate is attached to the memory gate electrode. The auxiliary substrate is partially removed and a second gate insulating layer is formed on part of an exposed surface of the auxiliary substrate educated. A read gate electrode is formed on the second gate insulating layer. On and / or in an exposed surface area of the remaining material of the auxiliary substrate, two source / drain areas are formed between a channel area such that the channel area with the floating gate and with the read gate electrode at least in each case partially laterally overlapped.
  • a memory cell which has an auxiliary substrate on which a first gate insulating layer is formed. Furthermore, the memory cell has a floating gate on the first gate insulating layer and an electrically insulating layer on the floating gate. A memory gate electrode is formed on the electrically insulating layer.
  • the memory cell according to the invention also has a substrate which is attached to the memory gate electrode. A second gate insulating layer is arranged on part of a surface of the auxiliary substrate, which surface is exposed by partially removing the auxiliary substrate. A read gate electrode is arranged on the second gate insulating layer. Two source / drain regions are between a channel region essentially on and / or in a surface region of the remaining one which is free from the second gate insulating layer and the read gate electrode
  • a memory cell arrangement having a plurality of memory cells formed in and / or on the substrate with the above-mentioned features is provided according to the invention.
  • a basic idea of the invention is that a floating gate memory cell in double gate transistor Architecture is provided, wherein the conductivity of a channel region near one of its interfaces is controlled by means of a read electrode and near another opposite surface by means of a floating gate which can be occupied by electrical charge carriers.
  • a read transistor is separately provided from a memory transistor.
  • two substrates substrate, auxiliary substrate
  • two substrates are used which are attached to one another, in particular by means of.
  • Wafer bonding First, a surface area of the auxiliary substrate is processed, and the processed surface area of the auxiliary substrate is coupled to the substrate by means of wafer bonding. After removing material from the surface of the auxiliary substrate, an exposed surface area of the auxiliary substrate can be processed. An integrated circuit can clearly be formed by being processed separately on the front and rear. This creates a less complex process for producing the memory cell according to the invention with good mechanical and electrical properties. The problems known from [1] for producing a memory cell are avoided using the wafer bond method.
  • the transistor properties are determined by both gates.
  • the silicon cover layer of an SOI wafer Silicon-on-Insulator is preferably used as the thin silicon substrate.
  • the thin silicon layer of the SOI substrate is preferably completely depleted on charge carriers, which results in a high on current. If the two gate connections can be controlled separately from one another, the electrical conductivity of the channel region can be influenced from both sides.
  • the flash memory cell according to the invention is operated by means of two transistors.
  • a floating gate transistor is arranged on one side of the channel region and can be controlled via a memory gate electrode and the first gate insulating layer of which can be made sufficiently thick to store the information contained in the floting gate (electrical charge carriers) for a sufficiently long holding time.
  • a read transistor with a second gate-insulating layer is provided, which can be formed as a high-K dielectric according to the manufacturing method according to the invention.
  • the second gate insulating layer can be produced from a temperature-sensitive high-k material, since when the second gate insulating layer is formed, the temperature-intensive process steps (above all the first gate insulating layer is preferably formed as silicon dioxide) have already been carried out.
  • the threshold voltage of the transistor can be influenced by means of the electrical potential of the floating gate, so that the charge state of the floating gate can be read out by detecting a change in the threshold voltage of the transistor.
  • a silicone-on is preferably used as the auxiliary substrate.
  • Insulator substrate used.
  • the substrate can be attached to the storage gate electrode of the auxiliary substrate by means of wafer bonding.
  • the substrate can also be formed on another layer optionally formed on the memory gate electrode (for example an electrically insulating layer).
  • another electrically insulating layer can be formed between the memory gate electrode and the substrate before the substrate is attached to the memory gate electrode.
  • the electrically insulating layer and the other electrically insulating layer can be made of the same material, e.g. made of silicon dioxide.
  • a logic circuit can be formed in time after the formation of the memory cell.
  • Fully depleted silicon material can be used as the channel region on charge carriers.
  • the thickness of the first gate insulating layer is preferably made larger than the thickness of the second gate insulating layer.
  • Embodiments of the memory cell according to the invention are described in more detail below. Refinements of the memory cell also apply to the method for producing a memory cell and vice versa.
  • the substrate can be attached to the layers arranged above by means of wafer bonding.
  • the memory gate electrode and the read gate electrode can be arranged to run essentially parallel to one another.
  • the source / drain regions can be designed as at least partially topologically extending into the level of the read gate electrode (in particular "elevated source / drain”).
  • the second gate insulating layer can be produced from a high-k material, ie from a material with a sufficiently high dielectric constant, in particular from one or a combination of the materials aluminum oxide (Al 2 0 3 ), silicon nitride (Si 3 N), Zirconium oxide (Zr0), hafnium oxide (Hf0 2 ), yttrium oxide (Y 2 0 3 ) and lanthanum oxide (La 2 0 3 ).
  • an aluminate can also be used, ie a material mixture of aluminum oxide and at least one further component, preferably one of the materials mentioned.
  • the read gate electrode can be made from a metallically conductive material, in particular from a metal.
  • the read gate electrode can be made from one or a combination of the materials tungsten (W), titanium (Ti), titanium nitride (TiN), tantalum nitride (TaN), copper (Cu) and aluminum (Al).
  • the memory cell arrangement according to the invention which has memory cells according to the invention is described in more detail below. Refinements of the memory cell also apply to the memory cell arrangement having the memory cells.
  • the memory cell arrangement can preferably be in AND
  • Link or be connected in a non-AND link.
  • the memory cell flash memory cell
  • the memory cell is in a read transistor for reading out memories stored in the memory cell
  • the flash cell according to the invention is designed in double-gate architecture, the electrical conductivity of one and the same channel area can be clearly influenced from two opposite sides by means of the read transistor or the memory transistor.
  • the first gate insulating layer and the second gate insulating layer sequentially and independently of one another, it is possible to meet the requirement for sufficiently secure storage of electrical charge carriers in the floating gate for a sufficiently long holding time by using a sufficiently thick first one Realize gate-insulating layer and simultaneously form the second gate-insulating layer sufficiently thin to enable a high reading current. Scaling of the read transistor is also possible.
  • Manufacturing process is the inventive method for manufacturing a memory cell using wafer bonding inexpensive, inexpensive and results in a memory cell with good electrical and mechanical properties.
  • the memory cell according to the invention has small height differences, i.e. is essentially flat and has a low topology. Furthermore, good capacitive decoupling between the memory gate electrode and the read gate electrode is realized. Since the formation of the different gate-insulating layers is well separated from one another in the process flow (i.e. the first and the second gate-insulating layers can be formed independently of one another), both of the gate-insulating layers can be optimized with regard to their respectively desired properties. Furthermore, it is possible according to the invention to first of all remove the temperature-intensive process steps (e.g. forming an ONO layer, forming the first gate insulating layer
  • the non-temperature-sensitive method steps for example, forming a second gate-insulating layer from high-k material
  • the non-temperature-sensitive steps are therefore preferably carried out after the temperature-intensive process steps, since temperature-sensitive structures are influenced by a high temperature can be negatively influenced and are protected from negative influence by pulling the temperature-intensive steps forward.
  • a modular process flow of manufacturing steps of the flash circuit eg.
  • High-voltage transistors for programming and erasing) and manufacturing steps of the logic circuit enables.
  • Figure 3A shows a memory cell arrangement corresponding to a
  • Figure 3B shows a memory row arrangement corresponding to one
  • FIGS. 2A to 21 A method for producing a memory cell according to a preferred exemplary embodiment of the invention is described below with reference to FIGS. 2A to 21.
  • an SOI wafer 200 (silicon-on-insulator) is used as the starting material, which has a silicon substrate 201, a silicon dioxide layer 202 formed thereon and one formed on the silicon dioxide layer 202 Has silicon layer 203.
  • the silicon layer 203 preferably has a thickness of 40 nm or less.
  • the surface of the SOI wafer 200 is planar.
  • another silicon dioxide layer is deposited on the silicon layer 203 and a silicon nitride layer is deposited on the other silicon dioxide layer.
  • a photoresist layer is applied to the layer sequence thus obtained and structured using a lithography method.
  • the other silicon dioxide layer and the silicon nitride layer are structured using a reactive ion etching (RIE) method such that the silicon dioxide structure 211 shown in FIG. 2B and a silicon nitride structure 212 arranged thereon is trained.
  • RIE reactive ion etching
  • a first gate-insulating layer 221 made of silicon dioxide is first removed by means of thermal oxidation
  • a memory gate electrode 224 made of polysilicon Using a lithography and an etching process a memory gate electrode 224 made of polysilicon.
  • silicon dioxide material is deposited on the surface of the
  • Layer sequence 220 is deposited and the surface of layer sequence 230 is planarized using a CMP method.
  • a carrier wafer 241 composed of a silicon substrate 242 and a silicon dioxide layer 243 formed thereon is attached to the surface of the layer sequence 230.
  • the surface of the silicon dioxide layer 243 of the carrier substrate is attached to the surface of the silicon dioxide layer 231 of the layer sequence 230 using a wafer bonding method.
  • the silicon substrate 201 and the silicon dioxide layer 202 are removed using an etching process.
  • a second gate-insulating layer 251 made of aluminum oxide (Al 2 O 3 ) is deposited on a surface area of the silicon layer 203.
  • Alumina is a high-k dielectric, which makes for the functionality of the second
  • Gate insulating layer 251 is advantageous. Since the required high-temperature processes (formation of the ONO layer 223, the first gate-insulating silicon dioxide layer 221 etc.) have already been carried out, the temperature-sensitive aluminum oxide layer 251 is in front of one
  • the vertical thickness of the second gate insulating layer 251 according to FIG. 2F is less than that of the first gate insulating layer 221.
  • doped polysilicon material is deposited on the second gate insulating layer 251 , Silicon nitride Material deposited on the polysilicon material.
  • the polysilicon material and the silicon nitride material are then structured into a laterally delimited layer sequence using a lithography and an etching method, as a result of which a read gate electrode 252 made of poly-silicon and a silicon nitride cover layer 253 are formed.
  • silicon dioxide material is deposited on the layer sequence thus obtained and etched back in such a way that silicon dioxide side walls 254 act as a lateral delimitation on both sides of the laterally delimited
  • an ion implantation method essentially implants implantation ions of the n-conductivity type (for example arsenic) in a surface area of the layer sequence free of the laterally delimited layer sequence of components 252, 253, 254 (for example arsenic), as a result of which a first source / drain region 261 and a second source / drain region 262 are formed, each of which is realized as an "elevated source / drain”.
  • the essentially undoped material of the silicon layer 103 remaining between the source / drain regions 261, 262 forms a channel region 263.
  • silicon dioxide material is deposited on the surface of the layer sequence 260.
  • the method step is surface material of the layer sequence thus obtained using a CMP method removed, the surface of the silicon nitride cover layer 253 serving as a stop layer in the CMP process.
  • the silicon nitride cover layer 253 is removed using a wet chemical etching process, as a result of which the one shown in FIG. 2H
  • Layer sequence 270 with a lateral silicon dioxide structure 271 is obtained.
  • tungsten silicide material is deposited. This material is subsequently structured using a lithography and an etching method to form a read line 281.
  • intermediate areas in the surface of the memory cell 280 can be covered with silicon dioxide material and the layer sequence thus obtained can be used using a
  • CMP process can be planarized.
  • a contact hole is etched into the silicon dioxide cover layer using a lithography and an etching method and this contact hole is filled with an electrically conductive material in order to make external contact with the tungsten reading line 281.
  • the high-temperature processes such as the formation of the silicon dioxide gate-insulating layer 221 from silicon dioxide or the formation of the ONO layer sequence 223 or in the SOI wafer 200 are carried out.
  • the second gate-insulating layer 251 is formed from the high-k dielectric aluminum oxide, no further high-temperature processes are subsequently to be carried out, so that the temperature-sensitive high-k dielectric is protected against damage from subsequent high-temperature influences.
  • This enables a modular process flow of flash cell and logic.
  • the thickness of the ONO layer 223 and the thickness of the first gate insulating layer 221 are chosen to be sufficiently large to enable the floating gate 222 to be safely electrically decoupled from its surroundings.
  • the thickness of these layers should preferably be at least 6 nm to 8 nm.
  • the thickness of the second gate insulating layer 251 which is preferably made of a high-k material, should be smaller than the thickness of the layers 223 and 221.
  • the functionality of the memory cell 280 shown in FIG. 21 is described below.
  • a sufficiently strong electrical voltage is applied to the memory gate electrode 224, so that electrons tunnel between the memory gate electrode 224 and the floating gate 222 by means of Fowler-Nordheim tunneling.
  • a net electrical charge remains on the floating gate, since non-compensated electrical charge carriers generated by means of Fowler-Nordheim tunnels due to the electrically insulating layers surrounding the floating gate
  • the information of the memory cell 280 is contained in the sign and / or in the amount of the net charge on the floating gate.
  • the information can be deleted by applying a tunnel current of charge carriers between the layer 224 and the floating gate 222 by applying a sufficiently high electrical voltage with a sign opposite to the sign selected during programming to the memory gate electrode 224. If electrical charge carriers are contained in the floating gate 222, the conductivity of the channel region 263 is thereby influenced in a characteristic manner.
  • a read voltage is additionally applied to the read electrode 252, and a further small electrical voltage is applied between the two source / drain connections 261, 262.
  • the value of the current flow between the source / drain connections 261, 262 is characteristically influenced by electrical charge carriers possibly contained in the floating gate 222, so that the stored information can thereby be read out.
  • a voltage of 5 volts is applied to the first source / drain terminal 261 to erase information in the memory cell 280, and a voltage of 5 volts is applied to the second source / drain terminal 262 is.
  • a voltage of -1OVolt is applied to the memory gate electrode 224 and the read electrode 252 "floats" (i.e. floats freely).
  • the two source / drain connections 261, 262 are brought to a voltage of OVolt, the read electrode 252 floats, and to the Memory gate electrode 224 is applied with a voltage of 15 volts.
  • a voltage of 0 volt is applied to the first source / drain connection 261
  • the second source / drain connection 262 is brought to a voltage of iVolt.
  • the memory gate electrode 224 floats and a voltage of 1.5 volts is applied to the read electrode 252.
  • a memory cell arrangement 300 according to a first preferred exemplary embodiment of the invention is described below with reference to FIG. 3A.
  • the memory cell arrangement 300 has a multiplicity of memory cells 280 arranged essentially in the form of a matrix, as shown in FIG. 21.
  • the same or corresponding elements in FIG. 3A are provided with the same reference numbers as in FIG. 21.
  • the memory cell arrangement 300 is implemented in an AND operation.
  • the memory cell arrangement 300 has a multiplicity of tungsten read lines 281 arranged essentially parallel to one another, each of which is coupled to read electrodes 252 of a respective row of memory cells 280.
  • the tungsten read lines 281 coupled to the read electrodes 252 are substantially parallel to the memory gate lines 301 coupled to the memory gate electrodes 224.
  • first scan lines 302 and second scan lines 303 are provided, which are designed to run essentially orthogonally to the lines 281, 301.
  • Each first scan line 302 is coupled to the first source / drain terminals 261 of the memory cells 280 of a column of memory cells, whereas every second scan line 303 is coupled to the second source / drain Connections of a respective column of memory cells 280 is coupled.
  • a memory cell arrangement 320 according to a second preferred exemplary embodiment of the invention is described below with reference to FIG. 3B.
  • the memory cell arrangement 320 is formed in a non-AND combination, whereas the memory cell arrangement 300 is formed in an AND combination.
  • the manufacturing method of the memory cell 280 described with reference to FIGS. 2A to 21 is tailored to a memory cell arrangement 300 in an AND structure. Nevertheless, a simple adaptation of the manufacturing process to the non-AND link from FIG. 3B is possible. Same or similar
  • the tungsten read lines 281 are arranged running parallel to the memory gate lines 301.
  • the memory cells 321 designed as double-gate transistor memory cells are controlled on one side of their channel region by means of the read electrode 252 and are controlled on the other side of their channel region by means of the memory gate electrode 224.
  • a common tungsten read line 281 is provided for each column of memory cells 321, and a common memory gate line 301 is provided for each column of memory cells 321.
  • a common scan line is provided for each row of memory cells 321.
  • the second source / drain connection 262 of a first memory cell is coupled to the first source / drain connection 261 of an adjacent second memory cell 321 via a component of the scan line 322.
  • Table 2 shows values for the electrical voltages (or electrical potentials) to which the connections shown in FIG. 3B according to the described
  • Embodiment are brought to store information in a memory cell 321, read the information or delete the information.
  • Silicon dioxide structure 212 silicon nitride structure

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen-Anordnung. Bei dem Verfahren zum Herstellen einer Speicherzelle wird auf einem Hilfs-Substrat eine erste Gate-isolierende Schicht ausgebildet und ein Floating-Gate auf der ersten Gate-isolierenden Schicht ausgebildet. Ferner wird eine elektrisch isolierende Schicht auf dem Floating-Gate ausgebildet und eine Speicher-Gateelektrode auf der elektrisch isolierenden Schicht ausgebildet. Ein Substrat wird an der Speicher-Gateelektrode befestigt, und das Hilfs-Substrat wird teilweise entfernt. Eine zweite Gate-isolierende Schicht wird auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet und eine Lese-Gateelektrode wird auf der zweiten Gate-isolierenden Schicht ausgebildet. Auf einem freiliegenden Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats werden zwei Source-/Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappt.

Description

Beschreibung
Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
Die Erfindung betrifft ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen- Anordnung .
Gemäß dem Stand der Technik wird eine Flash-Speicherzelle mit einem gemeinsamen Floating-Gate-Transistor programmiert, gelöscht und gelesen.
In Fig.lA ist eine aus dem Stand der Technik bekannte Speicherzellen-Anordnung 100 in TJND-Verknüpfung gezeigt.
Diese weist eine Vielzahl von matrixförmig angeordneten Speicherzellen 101 auf, die jeweils in einem Kreuzungsbereich einer Wort-Leitung 102 und einer dazu orthogonal verlaufenden Bit-Leitung 103 angeordnet sind. Jede Speicherzelle 101 hat einen Floating-Gate-Transistor 104, dessen Gate-Anschluss 105 mit einer der Wort-Leitungen 102 gekoppelt ist. Ein erster Source-/Drain-Anschluss 106 und ein zweiter Source-/Drain- Anschluss 107 des Transistors 104 ist mit einer Bit-Leitung 103 gekoppelt. In einer Floating-Gate-Schicht 108 sind elektrische Ladungsträger einbringbar und dauerhaft speicherbar, wobei anschaulich in dem Ladungszustand der Floating-Gate-Schicht die gespeicherte Information kodiert ist.
Ein Programmieren einer Speicherzelle 101 erfolgt, indem mittels Fowler-Nordheim-Tunnelns in die Floating-Gate-Schicht 108 der Speicherzelle 102 elektrische Ladungsträger eingebracht werden. Zum Löschen des Speicherinhalts einer Speicherzelle 101 wird an beide Source-/Drain-Anschlüsse 106, 107 eine Spannung von 5Volt angelegt, wohingegen an den Gate- Anschluss 105 eine Spannung von -12Volt angelegt wird. Zum Programmieren von Information wird der Gate-Anschluss 105 auf ein elektrisches Potential von 17Volt gebracht, wohingegen die beiden Source-/Drain-Anschlüsse 106, 107 auf einem elektrischen Potential von OVolt sind. Zum Auslesen der in einer Speicherzelle 101 gespeicherten Information wird an den ersten Source-/Drain-Anschluss 106 eine Spannung von OVolt, an den zweiten Source-/Drain-Anschluss 107 eine Spannung von lVolt und an den Gate-Anschluss 105 eine Spannung von 2.5Volt angelegt. Entsprechend des Ladungszustands der Floating-Gate- Schicht 108, der die Leitfähigkeit des Kanal-Bereichs des Floating-Gate-Transistors 104 charakteristisch beeinflusst, wird beim Auslesen einer Speicherzelle 101 auf der zugehörigen Bit-Leitung 103 ein elektrisches Signal erfasst, dessen Wert charakteristisch für den Ladungszustand der Floating-Gate-Schicht 108 ist.
In Fig.lB ist eine schematische Draufsicht eines Teils der Schaltkreisanordnung 100 gezeigt.
Ferner ist in Fig. IC eine aus dem Stand der Technik bekannte
Speicherzellen-Anordnung 120 (NAND-Anordnung) schematisch dargestellt .
Bei der Speicherzellen-Anordnung 120 ist ein gemeinsamer erster Source-/Drain-Anschluss 121 und ein gemeinsamer zweiter Source-/Drain-Anschluss 122 vorgesehen. Mittels zweier Auswahl-Transistoren 123 ist die Speicherzellen- Anordnung 120 aktivierbar. In jedem der Speicher-Transistoren 124 ist unter Verwendung einer Floating-Gate-Schicht Information speicherbar. Die Speicher-Transistoren 124 sind über Gate-Leitungen 125 ansteuerbar.
In Fig.lD ist eine schematische Draufsicht einer aus dem Stand der Technik bekannten Speicherzellen-Anordnung 130 dargestellt. Die Speicherzellen-Anordnung 130 (NAND-Anordnung wie Fig.lC) weist eine Bit-Leitung 131 mit einem Bit-Leitungs-Kontakt 132 auf. Ferner ist eine erste Auswahl-Leitung 133 und eine zweite Auswahl-Leitung 134 gezeigt. Darüber hinaus ist eine gemeinsame Source-/Drain-Anschluss Leitung 135 gezeigt. Zwischen Auswahl-Leitungen 133 und 134 sind eine Vielzahl zueinander parallel angeordneter Speicherzellen 136 gezeigt. Jede der Speicherzellen 136 hat einen Floating-Gate-Bereich 137. Ferner sind Wort-Leitungen 138 gezeigt, die zu der Bit- Leitung 131 orthogonal verlaufend angeordnet sind.
In Fig.lE ist eine Schaltplan-Ansicht der Speicherzellen- Anordnung 130 gezeigt.
Insbesondere sind hier die Auswahl-Transistoren 139, 140 der ersten Auswahl-Leitung 133 bzw. der zweiten Auswahl-Leitung 134 gezeigt. Ferner sind Floating-Gate-Transistoren 141 der Speicherzellen 136 gezeigt.
Zusammenfassend ist festzustellen, dass bei den bezugnehmend auf Fig.lA bis Fig.lE beschriebenen Speicherzellen- Anordnungen gemäß dem Stand der Technik die Wort-Leitung orthogonal zu der Bit-Leitung verlaufend angeordnet ist und für jede Speicherzelle jeweils ein gemeinsamer Transistor zum Programmieren, Löschen und Lesen verwendet wird.
Allerdings gibt es bei derartigen Speicherzellen bei einer fortschreitenden Verkleinerung Probleme mit den Transistoren, da die Dicke der Gate-isolierenden Schicht zwischen Floating- Gate und dem Kanal-Bereich eines Speicher-Transistors nicht wesentlich unter ungefähr 8nm reduziert werden kann. Grund hierfür ist, dass eine ausreichend lange Haltezeit zum Speichern der in einem Floating-Gate-Transistor gespeicherten Daten erforderlich ist. Die gespeicherten Daten gehen mit einer häufig als Haltezeit bezeichneten Zeitkonstante infolge elektrischer Kriechströme verloren. Die Haltezeit ist umso geringer, je dünner eine Gate-isolierende Schicht gewählt wird.
Eine Verkleinerung eines solchen Transistors unter Konstanthalten der Dicke der Gate-isolierenden Schicht ist in vielen Fällen nicht möglich. Bei einem solchen Transistor wird häufig die sogenannte "subthreshold-slope" , das heißt anschaulich die Abhängigkeit des Werts des Drain-Stroms von einer Gate-Source-Spannung unterhalb der Schwellenspannung, zunehmend schlechter und der Wert des elektrischen Stroms im Off-Zustand des Transistors immer größer.
In [1] wird die Funktionsweise einer Flash-Speicherzelle mit von dem Speicher-Transistor getrennt vorgesehenem Lese- Transistor in einer Simulationsstudie dargestellt. Bei der aus [1] bekannten Speicherzelle wird die elektrische Leitfähigkeit des Kanal-Bereichs auf dessen einer Seite von einem Floating-Gate und auf dessen anderer Seite von einem Lese-Gate beeinflusst.
Um eine solche Speicherzelle herzustellen, wird in [1] vorgeschlagen, die Silizium-Deckschicht eines SOI-Substrats zu einem Lese-Gatebereich zu strukturieren, darauf eine elektrisch isolierende Schicht auszubilden und auf dieser unter Verwendung eines lateral ausgebildeten Silizium- Keimbereichs von der Seite her Siliziummaterial epitaktisch aufzuwachsen. Allerdings ist mit diesem Aufwachsverfahren eine Silizium-Schicht mit ausreichender Qualität nicht oder nur mit sehr hohem Aufwand erreichbar. Auf der derartig erhaltenen Schichtenfolge wird eine Vielzahl von Schichten abgeschiedenen und gemeinsam strukturiert, so dass eine Flash-Speicherzelle mit einer extremen Topologie, d.h. Oberflächenstruktur erhalten wird, die insbesondere in einer Technologie mit Strukturdimensionen von weniger als lOOnm große Probleme bei der Lithographie aufwirft . Außerdem ist bei dem aus [1] vorgestellten Herstellungsverfahren eine Tunnelschicht aus Siliziumdioxid vorgesehen, das unter Einwirkung der erforderlichen hohen ProgrammierSpannungen zum Programmieren einer derartigen Speicherzelle möglicherweise zerstört werden kann.
[2] offenbart eine nichtflüchtige RAM-Speicherzelle basierend auf einer Silizium-auf-Isolator-Technologie.
[3] offenbart ein Verfahren zum Herstellen einer vergrabenen Speicherzelle mit vertikal aufgeteiltem Gate.
[4] offenbart ein Verfahren zum Bilden eines nichtflüchtigen Stapel-Speichers .
[5] offenbart ein Verfahren zum Bilden einer dreidimensionalen Flash-Speicher-Struktur.
Der Erfindung liegt das Problem zugrunde, eine Floating-Gate- Speicherzelle bereitzustellen, die mit reduziertem Aufwand herstellbar ist und die eine elektrisch und mechanisch ausreichend gute Robustheit aufweist.
Das Problem wird durch ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen- Anordnung und mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Erfindungsgemäß ist ein Verfahren zum Herstellen einer Speicherzelle bereitgestellt, bei dem auf einem HilfsSubstrat eine erste Gate-isolierende Schicht ausgebildet wird. Ferner wird ein Floating-Gate auf der ersten Gateisolierenden Schicht ausgebildet. Eine elektrisch isolierende Schicht wird auf dem Floating-Gate ausgebildet. Eine Speicher-Gateelektrode wird auf der elektrisch isolierenden Schicht ausgebildet. An der Speicher-Gateelektrode wird ein Substrat befestigt. Das Hilfs-Substrat wird teilweise entfernt, und eine zweite Gate-isolierende Schicht wird auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet. Eine Lese-Gateelektrode wird auf der zweiten Gate-isolierenden Schicht ausgebildet. Auf und/oder in einem freiliegenden Oberfläc enbereich des verbleibenden Materials des Hilfs-Substrats werden zwei Source- /Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese- Gateelektrode jeweils zumindest teilweise lateral überlappt.
Ferner ist erfindungsgemäß eine Speicherzelle bereitgestellt, die ein Hilfs-Substrat aufweist, auf dem eine erste Gateisolierende Schicht ausgebildet ist. Ferner hat die Speicherzelle ein Floating-Gate auf der ersten Gateisolierenden Schicht und eine elektrisch isolierende Schicht auf dem Floating-Gate. Auf der elektrisch isolierenden Schicht ist eine Speicher-Gateelektrode ausgebildet. Die erfindungsgemäße Speicherzelle hat ferner ein Substrat, das an der Speicher-Gateelektrode befestigt ist. Eine zweite Gate-isolierende Schicht ist auf einem Teil einer Oberfläche des Hilfs-Substrats angeordnet, welche Oberfläche mittels teilweisen Entfernens des Hilfs-Substrats freigelegt ist. Auf der zweiten Gate-isolierenden Schicht ist eine Lese- Gateelektrode angeordnet. Zwei Source-/Drain-Bereiche sind zwischen einem Kanal-Bereich im Wesentlichen auf und/oder in einem von der zweiten Gate-isolierenden Schicht und der Lese- Gateelektrode freien Oberflächenbereich des verbleibenden
Materials des Hilfs-Substrats ausgebildet, wobei der Kanal- Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappend angeordnet ist .
Ferner ist erfindungsgemäß eine Speicherzellen-Anordnung mit einer Mehrzahl von in und/oder auf dem Substrat ausgebildeten Speicherzellen mit den oben genannten Merkmalen bereitgestellt .
Eine Grundidee der Erfindung ist darin zu sehen, dass eine Floating-Gate-Speicherzelle in Doppelgate-Transistor- Architektur bereitgestellt ist, wobei die Leitfähigkeit eines Kanal-Bereichs nahe einer seiner Grenzflächen mittels einer Lese-Elektrode und nahe einer dazu gegenüberliegenden anderen Grenzfläche mittels eines mit elektrischen Ladungsträgern belegbaren Floating-Gates gesteuert wird. Mit anderen Worten wird ein Lese-Transistor von einem Speicher-Transistor separat vorgesehen. Bei der erfindungsgemäßen Speicherzelle bzw. dem erfindungsgemäßen Herstellungsverfahren werden dabei zwei Substrate (Substrat, Hilfs-Substrat) verwendet, die aneinander befestigt werden, insbesondere mittels.
Waferbondens . Zunächst wird ein Oberflächenbereich des HilfsSubstrats prozessiert, und der prozessierte Oberflächenbereich des Hilfs-Substrats wird mittels Waferbondens mit dem Substrat gekoppelt. Nach Entfernen von Material von der Oberfläche des Hilfs-Substrats kann ein freiliegender Oberflächenbereich des Hilfs-Substrats prozessiert werden. Anschaulich kann ein integrierter Schaltkreis ausgebildet werden, indem er vorderseitig und rückseitig separat prozessiert wird. Dadurch ist ein wenig aufwendiges Verfahren geschaffen, die erfindungsgemäße Speicherzelle mit guten mechanischen und elektrischen Eigenschaften herzustellen. Unter Verwendung des Waferbond- Verfahrens sind die aus [1] bekannten Probleme zum Herstellen einer Speicherzelle vermieden.
Bei einem planaren Doublegate-Transistor mit einer sehr dünnen Silizium-Schicht, welche die Source-/Drain-Bereiche und einen seitlich dazwischen angeordneten Kanal-Bereich aufweist, werden die Transistor-Eigenschaften durch beide Gates bestimmt. Als dünnes Silizium-Substrat wird vorzugsweise die Silizium-Deckschicht eines SOI-Wafers (Silicon-on-Insulator) verwendet. Die dünne Silizium-Schicht des SOI-Substrats ist vorzugsweise vollkommen verarmt an Ladungsträgern ("fully depleted" ) , was einen hohen On-Strom zur Folge hat. Wenn die beiden Gate-Anschlüsse getrennt voneinander ansteuerbar sind, ist die elektrische Leitfähigkeit des Kanal-Bereichs von beiden Seiten her beeinflussbar. Die erfindungsgemäße Flash-Speicherzelle wird mittels zweier Transistoren betrieben. Auf der einen Seite des Kanal- Bereichs ist ein Floating-Gate-Transistor angeordnet, der über eine Speicher-Gateelektrode ansteuerbar ist, und dessen erste Gate-isolierende Schicht ausreichend dick ausgebildet werden kann, um ein Speichern der in dem Floting-Gate enthaltenen Information (elektrische Ladungsträger) für eine ausreichend lange Haltezeit zu gewährleisten. Auf der anderen Seite des Kanal-Bereichs ist ein Lese-Transistor mit einer zweiten Gate-isolierenden Schicht vorgesehen, die gemäß dem erfindungsgemäßen Herstellungsverfahrens als high-K- Dielektrikum ausgebildet werden kann. Die zweite Gateisolierende Schicht kann aus einem temperaturempfindlichen High-k-Material hergestellt werden, da beim Ausbilden der zweiten Gate-isolierenden Schicht die temperaturintensiven Verfahrensschritte (v.a. Ausbilden der ersten Gate- isolierenden Schicht vorzugsweise als Siliziumdioxid) bereits durchgeführt sind. Die EinsatzSpannung des Transistors ist mittels des elektrischen Potentials des Floating-Gates beeinflussbar, so dass der Ladungszustand des Floating-Gates mittels Erfassens einer Veränderung der Einsatzspannung des Transistors ausgelesen werden kann.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Vorzugsweise wird als Hilfs-Substrat ein Silicon-on-
Insulator-Substrat verwendet.
Das Substrat kann an der Speicher-Gateelektrode des HilfsSubstrats mittels Waferbondens befestigt werden. Alternativ kann das Substrat auch auf einer auf der Speicher- Gateelektrode optional ausgebildeten anderen Schicht (z.B. einer elektrisch isolierenden Schicht) ausgebildet werden. Gemäß dem erfindungsgemäßen Verfahren kann zeitlich vor dem Befestigen des Substrats an der Speicher-Gateelektrode zwischen der Speicher-Gateelektrode und dem Substrat eine andere elektrisch isolierende Schicht ausgebildet werden.
Die elektrisch isolierende Schicht und die andere elektrisch isolierende Schicht können aus demselben Material hergestellt werden, z.B. aus Siliziumdioxid.
Zeitlich nach dem Ausbilden der Speicherzelle kann ein Logik- Schaltkreis ausgebildet werden.
Als Kanal-Bereich kann an Ladungsträgern vollständig verarmtes ("fully depleted") Silizium-Material verwendet werden.
Die Dicke der ersten Gate-isolierenden Schicht wird vorzugsweise größer ausgebildet als die Dicke der zweiten Gate-isolierenden Schicht.
Im Weiteren werden Ausgestaltungen der erfindungsgemäßen Speicherzelle näher beschrieben. Ausgestaltungen der Speicherzelle gelten auch für das Verfahren zum Herstellen einer Speicherzelle und umgekehrt.
Das Substrat kann mittels Waferbondens an den darüber angeordneten Schichten befestigt sein.
Die Speicher-Gateelektrode und die Lese-Gateelektrode können zueinander im Wesentlichen parallel verlaufend angeordnet sein.
Die Source-/Drain-Bereiche können als zumindest teilweise topologisch bis in die Ebene der Lese-Gateelektrode hineinreichend ausgebildet sein (insbesondere "elevated Source-/Drain" ) . Die zweite Gate-isolierende Schicht kann aus einem High-k- Material hergestellt sein, d.h. aus einem Material mit einer ausreichend hohen Dielektrizitätskonstante, insbesondere aus einem oder einer Kombination der Materialien Aluminiumoxid (Al203) , Siliziumnitrid (Si3N) , Zirkoniumoxid (Zr0 ) , Hafniumoxid (Hf02) , Yttriumoxid (Y203) und Lanthanoxid (La203) . Insbesondere kann auch ein Aluminat verwendet werden, d.h. ein Material-Gemisch aus Aluminiumoxid und mindestens einer weiteren Komponente, vorzugsweise einem der genannten Materialien.
Die Lese-Gateelektrode kann aus einem metallisch leitfähigen Material hergestellt sein, insbesondere aus einem Metall. Die Lese-Gateelektrode kann aus einem oder einer Kombination der Materialien Wolfram (W) , Titan (Ti) , Titannitrid (TiN) , Tantalnitrid (TaN) , Kupfer (Cu) und Aluminium (AI) hergestellt sein.
Im Weiteren wird die erfindungsgemäße Speicherzellen- Anordnung, die erfindungsgemäße Speicherzellen aufweist, näher beschrieben. Ausgestaltungen der Speicherzelle gelten auch für die Speicherzellen aufweisende Speicherzellen- Anordnung.
Die Speicherzellen-Anordnung kann vorzugsweise in UND-
Verknüpfung oder in Nicht-UND-Verknüpfung verschaltet sein.
Zusammenfassend ist festzustellen, dass die erfindungsgemäße Speicherzelle (Flash-Speicherzelle) in einen Lese-Transistor zum Auslesen von in der Speicherzelle gespeicherter
Information und in einen Speicher-Transistor zum Einbringen bzw. Entfernen von elektrischen Ladungsträgern in ein Floating-Gate aufgeteilt. Da die erfindungsgemäße Flash-Zelle in Doppelgate-Architektur ausgebildet ist, ist die elektrische Leitfähigkeit ein und desselben Kanal-Bereichs anschaulich von zwei gegenüberliegenden Seiten mittels des Lese-Transistors bzw. des Speicher-Transistors beeinflussbar. Indem die erste Gate-isolierende Schicht und die zweite Gate- isolierende Schicht sequentiell und unabhängig voneinander ausgebildet werden, ist es möglich, der Anforderung eines ausreichend sicheren Speicherns von elektrischen Ladungsträgern in dem Floating-Gate für eine ausreichend lange Haltezeit mittels Verwendens einer ausreichend dicken ersten Gate-isolierende Schicht zu realisieren und simultan die zweite Gate-isolierende Schicht ausreichend dünn auszubilden, um einen hohen Lesestrom zu ermöglichen. Ferner ist eine Skalierung des Lese-Transistors möglich.
Im Unterschied zu dem in [1] beschriebenen
Herstellungsverfahren ist das erfindungsgemäße Verfahren zum Herstellen einer Speicherzelle mittels Waferbondens kostengünstig, wenig aufwendig und resultiert in einer Speicherzelle mit guten elektrischen und mechanischen Eigenschaften. Die erfindungsgemäße Speicherzelle weist geringe Höhenunterschiede auf, d.h. ist im Wesentlichen eben und hat eine geringe Topologie. Ferner ist eine gute kapazitive Entkopplung zwischen Speicher-Gateelektrode und Lese-Gateelektrode realisiert. Indem das Ausbilden der unterschiedlichen Gate-isolierenden Schichten im Prozessablauf voneinander gut getrennt ist (d.h. die erste und die zweite Gate-isolierende Schicht sind voneinander unabhängig ausbildbar) , können beide Gate-isolierenden Schichten hinsichtlich ihrer jeweils gewünschten Eigenschaften optimiert werden. Ferner ist es erfindungsgemäß ermöglicht, zunächst die temperaturintensiven Verfahrensschritte (z.B. Ausbilden einer ONO-Schicht, Ausbilden der ersten Gate-isolierenden Schicht aus
Siliziumdioxid) durchzuführen und nachfolgend die nicht- temperatursensitiven Verfahrensschritte (beispielsweise Ausbilden einer zweiten Gate-isolierenden Schicht aus High-k- Material) durchgeführt werden. Die nicht-temperatursensitiven Schritte werden deshalb vorzugsweise nach den temperaturintensiven Verfahrensschritten durchgeführt, da temperaturempfindliche Strukturen unter dem Einfluss einer hohen Temperatur negativ beeinflusst werden können und mittels zeitlichen Vorziehens der temperaturintensiven Schritte vor einer negativen Beeinflussung geschützt sind. Ferner ist erfindungsgemäß ein modularer Prozessablauf von Herstellungsschritten des Flash-Schaltkreises (z.B.
Hochvolttransistoren zum Programmieren und Löschen) und Herstellungsschritten des Logik-Schaltkreises ermöglicht.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figuren 1A bis 1E Speicherzellen-Anordnungen gemäß dem Stand der Technik,
Figuren 2A bis 21 Schichtenfolgen zu unterschiedlichen
Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Figur 3A eine Speicherzellen-Anordnung entsprechend einer
UND-Verknüpfung gemäß einem ersten
Ausführungsbeispiel der Erfindung,
Figur 3B eine Speicherzeilen-Anordnung entsprechend einer
Nicht-UND-Verknüpfung gemäß einem zweiten bevorzugten
Ausführungsbeispiel der Erfindung.
Im Weiteren wird bezugnehmend auf Fig.2A bis Fig.21 ein Verfahren zum Herstellen einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Wie in Fig.2A gezeigt, wird als Ausgangsmaterial ein SOI- Wafer 200 (Silicon-on-Insulator) verwendet, der ein Silizium- Substrat 201, eine darauf ausgebildete Siliziumdioxid-Schicht 202 und eine auf der Siliziumdioxid-Schicht 202 ausgebildete Silizium-Schicht 203 aufweist. Die Silizium-Schicht 203 hat eine Dicke von vorzugsweise 40nm oder weniger. Die Oberfläche des SOI-Wafers 200 ist planar.
Um die in Fig.2B gezeigte Schichtenfolge 210 zu erhalten, wird auf der Silizium-Schicht 203 eine andere Siliziumdioxid- Schicht abgeschieden und auf der anderen Siliziumdioxid- Schicht eine Siliziumnitrid-Schicht abgeschieden. Auf der so erhaltenen Schichtenfolge wird eine Photoresist-Schicht aufgebracht und unter Verwendung eines Lithographie- Verfahrens strukturiert. In einem weiteren Verfahrensschritt werden unter Verwendung eines RIE-Verfahrens ("reactive ion etching") die andere Siliziumdioxid-Schicht und die Siliziumnitrid-Schicht derart strukturiert, dass die in Fig.2B gezeigte Siliziumdioxid-Struktur 211 und eine darauf angeordnete Siliziumnitrid-Struktur 212 ausgebildet wird.
Um die in Fig.2C gezeigte Schichtenfolge 220 zu erhalten, wird zunächst eine erste Gate-isolierende Schicht 221 aus Siliziumdioxid mittels thermischem Oxidierens vom
Oberflächenmaterial der Silizium-Schicht 203 ausgebildet. Ferner wird dotiertes Polysilizium-Material auf der erhaltenen Schichtenfolge abgeschieden. Unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") wird die Oberfläche planarisiert. Das verbleibende Poly-Silizium- Material bildet ein Floating-Gate 222 auf der ersten Gateisolierenden Schicht 221. In einem nächsten Verfahrensschritt wird auf der Oberfläche der Schichtenfolge eine ONO- Schichtenfolge 223 abgeschieden, die aus einer Siliziumnitrid-Schicht zwischen zwei Siliziumdioxid-Schichten besteht. In einem weiteren Verfahrensschritt wird dotiertes Polysilizium-Material auf der so erhaltenen Schichtenfolge abgeschieden. Mittels Strukturierens dieses Polysiliziu - Materials in einer das Polysilizium-Material enthaltenen Ebene senkrecht zu der Papierebene von Fig.2C unter
Verwendung eines Lithographie- und eines Ätz-Verfahrens wird eine Speicher-Gateelektrode 224 aus Poly-Silizium ausgebildet.
Um die in Fig.2D gezeigte Schichtenfolge 230 zu erhalten, wird Siliziumdioxid-Material auf der Oberfläche der
Schichtenfolge 220 abgeschieden und unter Verwendung eines CMP-Verfahrens wird die Oberfläche der Schichtenfolge 230 planarisiert .
Um die in Fig.2E gezeigte Schichtenfolge 240 zu erhalten, wird ein Träger-Wafer 241 aus einem Silizium-Substrat 242 und einer darauf ausgebildeten Siliziumdioxid-Schicht 243 an der Oberfläche der Schichtenfolge 230 befestigt. Hierfür wird die Oberfläche der Siliziumdioxid-Schicht 243 des Träger- Substrats mit der Oberfläche der Siliziumdioxid-Schicht 231 der Schichtenfolge 230 unter Verwendung eines Waferbonding- Verfahrens befestigt. Dann wird unter Verwendung eines Ätz- Verfahrens das Silizium-Substrat 201 und die Siliziumdioxid- Schicht 202 entfernt.
Um die in Fig.2F gezeigte Schichtenfolge 250 zu erhalten, wird eine zweite Gate-isolierende Schicht 251 aus Aluminiumoxid (Al203) auf einem Oberflächenbereich der Silizium-Schicht 203 abgeschieden. Aluminiumoxid ist ein High-k-Dielektrikum, was für die Funktionalität der zweiten
Gate-isolierenden Schicht 251 vorteilhaft ist. Indem die erforderlichen Hochtemperatur-Prozesse (Ausbilden der ONO- Schicht 223, der ersten Gate-isolierenden Siliziumdioxid- Schicht 221 etc.) bereits durchgeführt sind, ist die temperaturempfindliche Aluminiumoxid-Schicht 251 vor einer
Zerstörung infolge nachfolgender Hochtemperatur-Prozesse geschützt. Es ist ferner anzumerken, dass die gemäß Fig.2F vertikale Dicke der zweiten Gate-isolierenden Schicht 251 geringer ist als jene der ersten Gate-isolierenden Schicht 221. In einem weiteren Verfahrensschritt wird dotiertes Polysilizium-Material auf der zweiten Gate-isolierenden Schicht 251 abgeschieden. Nachfolgend wird Siliziumnitrid- Material auf dem Polysilizium-Material abgeschieden. Anschließend wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens das Poly-Silizium-Material sowie das Siliziumnitrid-Material zu einer lateral begrenzten Schichtenfolge strukturiert, wodurch eine Lese-Gateelektrode 252 aus Poly-Silizium und eine Siliziumnitrid-Deckschicht 253 ausgebildet werden. Ferner wird Siliziumdioxid-Material auf der so erhaltenen Schichtenfolge abgeschieden und derartig zurückgeätzt, dass Siliziumdioxid-Seitenwände 254 als beidseitige laterale Begrenzung der lateral begrenzten
Schichtenfolge aus Lese-Elektrode 252 und Siliziumnitrid- Schicht 253 zurückbleiben.
Um die in Fig.26 gezeigte Schichtenfolge 260 zu erhalten, wird unter Verwendung eines selektiven Epitaxie-Verfahrens auf den freiliegenden Silizium-Oberflächen der Silizium- Schicht 203 weiteres Siliziummaterial epitaktisch aufgewachsen. Dadurch wird das Silizium-Material topologisch bis in die Ebene der Lese-Gateelektrode 252 hinein verstärkt. In einem nachfolgenden Verfahrensschritt werden unter
Verwendung eines Ionen-Implantations-Verfahrens im Wesentlichen in einen von der lateral begrenzten Schichtenfolge aus den Komponenten 252, 253, 254 freien Oberflächenbereich der Schichtenfolge Implantations-Ionen des n-Leitungstyps implantiert (beispielsweise Arsen) , wodurch ein erster Source-/Drain-Bereich 261 und ein zweiter Source-/ Drain-Bereich 262 ausgebildet werden, die jeweils als "elevated Source-/Drain" realisiert sind. Das zwischen den Source-/Drain-Bereichen 261, 262 verbleibende, im Wesentlichen undotierte Material der Silizium-Schicht 103 bildet einen Kanal-Bereich 263.
Um die in Fig.2H gezeigte Schichtenfolge 270 zu erhalten, wird Siliziumdioxid-Material auf der Oberfläche der Schichtenfolge 260 abgeschieden. In einem weiteren
Verfahrensschritt wird unter Verwendung eines CMP-Verfahrens Oberflächen-Material der so erhaltenen Schichtenfolge entfernt, wobei die Oberfläche der Siliziumnitrid-Deckschicht 253 als Stopp-Schicht bei dem CMP-Verfahren dient. In einem weiteren Verfahrensschritt wird die Siliziumnitrid- Deckschicht 253 unter Verwendung eines nasschemischen Ätz- Verfahrens entfernt, wodurch die in Fig.2H gezeigte
Schichtenfolge 270 mit einer seitlichen Siliziumdioxid- Struktur 271 erhalten wird.
Um die in Fig.21 gezeigte Speicherzelle 280 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung zu erhalten, wird Wolframsilizid-Material abgeschieden. Dieses Material wird im Weiteren unter Verwendung eines Lithographie- und eines Ätz-Verfahrens zu einer Leseleitung 281 strukturiert.
Ferner können Zwischenbereiche in der Oberfläche der Speicherzelle 280 mit Siliziumdioxid-Material bedeckt werden und die so erhaltene Schichtenfolge unter Verwendung eines
CMP-Verfahrens planarisiert werden.
In einer Back End of The Line-Prozessierung wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens ein Kontaktloch in die Siliziumdioxid-Deckschicht geätzt und dieses Kontaktloch mit einem elektrisch leitfähigen Material gefüllt, um die Wolfram-Leseleitung 281 extern zu kontaktieren .
Bei dem beschriebenen Prozessablauf werden die Hochtemperatur-Prozesse wie das Ausbilden der Siliziumdioxid Gate-isolierenden Schicht 221 aus Siliziumdioxid bzw. das Ausbilden der ONO-Schichtenfolge 223 bzw. in dem SOI-Wafer 200 durchgeführt. Zum Zeitpunkt des Ausbildens der zweiten Gate-isolierenden Schicht 251 aus dem high-k Dielektrikum Aluminiumoxid sind nachfolgend keine weiteren Hochtemperaturprozesse mehr durchzuführen, so dass das temperaturempfindliche high-k Dielektrikum vor einer Schädigung durch nachfolgende Hochtemperatureinflüsse geschützt ist. Somit ist ein modularer Prozessablauf von Flashzelle und Logik ermöglicht. Es ist anzumerken, dass die Dicke der ONO-Schicht 223 sowie die Dicke der ersten Gate-isolierenden Schicht 221 ausreichend groß gewählt sind, um ein sicheres elektrisches Entkoppeln des Floating-Gates 222 von seiner Umgebung zu ermöglichen. Die Dicke dieser Schichten sollte vorzugsweise mindestens 6nm bis 8nm betragen. Um dagegen eine gute Steuerbarkeit der Leitfähigkeit des Kanals 203 des gezeigten Doppelgate-Transistors zu ermöglichen, sollte die Dicke der vorzugsweise aus einem High-k-Material hergestellten zweiten Gate-isolierenden Schicht 251 kleiner sein als die Dicke der Schichten 223 bzw. 221.
Im Weiteren wird die Funktionalität der in Fig.21 gezeigten Speicherzelle 280 beschrieben.
Um in die Speicherzelle 280 eine Information einzuschreiben, wird an die Speicher-Gateelektrode 224 eine ausreichend starke elektrische Spannung angelegt, so dass mittels Fowler- Nordheim-Tunnelns Elektronen zwischen der Speicher- Gateelektrode 224 und dem Floating-Gate 222 tunneln. Auf dem Floating-Gate bleibt eine elektrische Nettoladung zurück, da mittels Fowler-Nordheim-Tunnelns generierte nicht- ko pensierte elektrische Ladungsträger aufgrund der das Floating-Gate umgebenden elektrisch isolierenden Schichten
211, 212, 221, 223 vor einem Abfließen von dem Floating-Gate 222 geschützt sind. In dem Vorzeichen und/oder in dem Betrag der Nettoladung auf dem Floating-Gate ist die Information der Speicherzelle 280 enthalten.
Ein Löschen der Information kann erfolgen, indem mittels Anlegens einer ausreichend hohen elektrischen Spannung mit einem zu dem beim Programmieren gewählten Vorzeichen entgegengesetzten Vorzeichen an die Speicher-Gateelektrode 224 ein Tunnelstrom von Ladungsträgern zwischen der Schicht 224 und dem Floating-Gate 222 bewirkt wird. Sind in dem Floating-Gate 222 elektrische Ladungsträger enthalten, so wird dadurch die Leitfähigkeit des Kanal- Bereichs 263 charakteristisch beeinflusst. Zum Auslesen einer gespeicherten Information wird zusätzlich an die Lese- Elektrode 252 eine Lese-Spannung angelegt, und es wird zwischen die beiden Source-/Drain-Anschlüsse 261, 262 eine weitere kleine elektrische Spannung angelegt. Der Wert des Stromflusses zwischen den Source-/Drain-Anschlüssen 261, 262 wird durch in dem Floating Gate 222 möglicherweise enthaltene elektrische Ladungsträgern charakteristisch beeinflusst, so dass dadurch die gespeicherte Information ausgelesen werden kann.
Im Weiteren wird bezugnehmend auf Tabelle 1 das Speichern, Löschen und Lesen von Information in die Speicherzelle 280 detailliert beschrieben.
Wie Tabelle 1 zu entnehmen ist, wird zum Löschen von Information in die Speicherzelle 280 an den ersten Source-/ Drain-Anschluss 261 eine Spannung von 5Volt angelegt, und es wird an dem zweiten Source-/Drain-Anschluss 262 eine Spannung von 5Volt angelegt ist. An die Speicher-Gateelektrode 224 wird eine Spannung von -1OVolt angelegt, und die Lese- Elektrode 252 "floatet" (d.h. schwebt frei) .
Tabelle 1
Zum Speichern von Information werden die beiden Source-/ Drain-Anschlüsse 261, 262 auf eine Spannung von OVolt gebracht, die Lese-Elektrode 252 floatet, und an die Speicher-Gateelektrode 224 wird eine Spannung von 15Volt angelegt .
Zum Auslesen von Information aus der Speicherzelle 280 wird an den ersten Source- /Drain-Anschluss 261 eine Spannung von OVolt angelegt, der zweite Source-/Drain-Anschluss 262 wird auf eine Spannung von iVolt gebracht. Die Speicher- Gateelektrode 224 floatet, und an die Lese-Elektrode 252 wird eine Spannung von 1.5Volt angelegt.
Im Weiteren wird bezugnehmend auf Fig.3A eine Speicherzellen- Anordnung 300 gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Die Speicherzellen-Anordnung 300 weist eine Vielzahl von im Wesentlichen matrixförmig angeordneten Speicherzellen 280 auf, wie die Fig.21 gezeigten. Gleiche bzw. entsprechende Elemente in Fig.3A sind mit den gleichen Bezugsziffern versehen wie in Fig.21.
Die Speicherzellen-Anordnung 300 ist in UND-Verknüpfung ausgeführt.
Die Speicherzellen-Anordnung 300 weist eine Vielzahl von zueinander im Wesentlichen parallel angeordneten Wolfram- Leseleitungen 281 auf, von denen jede mit Lese-Elektroden 252 einer jeweiligen Zeile von Speicherzellen 280 gekoppelt ist. Die mit den Lese-Elektroden 252 gekoppelten Wolfram- Leseleitungen 281 sind im Wesentlichen parallel zu mit den Speicher-Gateelektroden 224 gekoppelten Speichergate- Leitungen 301 ausgebildet. Ferner sind erste Abtast-Leitungen 302 und zweite Abtast-Leitungen 303 vorgesehen, die im Wesentlichen orthogonal zu den Leitungen 281, 301 verlaufend ausgebildet sind. Jede erste Abtast-Leitung 302 ist mit den ersten Source-/Drain-Anschlüssen 261 der Speicherzellen 280 einer Spalte von Speicherzellen gekoppelt, wohingegen jede zweite Abtast-Leitung 303 mit den zweiten Source-/Drain- Anschlüssen einer jeweiligen Spalte von Speicherzellen 280 gekoppelt ist.
Im Weiteren wird bezugnehmend auf Fig.3B eine Speicherzellen- Anordnung 320 gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Die Speieherzellen-Anordnung 320 ist in Nicht-UND-Verknüpfung ausgebildet, wohingegen die Speicherzellen-Anordnung 300 in UND-Verknüpfung ausgebildet ist. Das bezugnehmend auf Fig.2A bis Fig.21 beschriebene Herstellungsverfahren der Speicherzelle 280 ist auf eine Speicherzellen-Anordnung 300 in UND-Struktur zugeschnitten. Dennoch ist eine einfache Anpassung des Herstellungsverfahrens an die Nicht-UND- Verknüpfung aus Fig.3B möglich. Gleiche oder ähnliche
Komponenten der Speicherzellen-Anordnung 320, die auch in der Speicherzellen-Anordnung 300 enthalten sind, sind mit gleichen Bezugsziffern versehen.
Bei der Speicherzellen-Anordnung 320 in Nicht-UND-Verknüpfung sind die Wolfram-Leseleitungen 281 parallel zu den Speichergate-Leitungen 301 verlaufend angeordnet. Die als Doppelgate-Transistor-Speieherzellen ausgebildeten Speicherzellen 321 werden auf einer Seite ihres Kanal- Bereichs mittels der Lese-Elektrode 252 gesteuert und werden auf der anderen Seite ihres Kanal-Bereichs mittels der Speicher-Gateelektrode 224 gesteuert. Für jede Spalte von Speicherzellen 321 ist eine gemeinsame Wolfram-Leseleitung 281 vorgesehen, und für jede Spalte von Speicherzellen 321 ist eine gemeinsame Speichergate-Leitung 301 vorgesehen. Für jede Zeile von Speicherzellen 321 ist jeweils eine gemeinsame Abtast-Leitung bereitgestellt. Entlang einer Zeile von Speicherzellen 321 ist jeweils der zweite Source-/Drain- Anschluss 262 einer ersten Speicherzelle über eine Komponente der Abtast-Leitung 322 mit dem ersten Source-/Drain-Anschluss 261 einer benachbarten zweiten Speicherzelle 321 gekoppelt.
Tabelle 2
In Tabelle 2 sind Werte für die elektrischen Spannungen (bzw. elektrischen Potentiale) angegeben, auf welche die in Fig.3B gezeigten Anschlüsse gemäß dem beschriebenen
Ausführungsbeispiel gebracht werden, um Information in einer Speicherzelle 321 zu speichern, die Information zu lesen bzw. die Information zu löschen.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
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[3] US 6,271,088 Bl
[4] US 5,306,935
[5] US 6,136,650
Bezugszeichenliste
100 Speicherzellen-Anordnung
101 Speicherzelle
102 Wort-Leitung
103 Bit-Leitung
104 Floating-Gate-Transistor
105 Gate-Anschluss
106 erster Source-/Drain-Anschluss
107 zweiter Source- /Drain-Anschluss
108 Floating-Gate-Schicht
120 Speicherzellen-Anordnung
121 gemeinsamer erster Source- /Drain-Anschluss
122 gemeinsamer zweiter Source- /Drain-Anschluss
123 Auswahl-Transistoren
124 Speicher-Transistoren
125 Gate-Leitungen
130 Speicherzellen-Anordnung
131 Bit-Leitung
132 Bit-Leitungs-Kontakt
133 erste Auswahl-Leitung
134 zweite Auswahl-Leitung
135 gemeinsame Source-/Drain-Anschluss-Leitung
136 Speicherzelle
137 Floating-Gate-Bereich
138 Wort-Leitung
139 Auswahl-Transistor
140 Auswahl-Transistor
141 Floating-Gate-Transistoren
200 SOI-Wafer
201 Silizium-Substrat
202 Siliziumdioxid-Schicht
203 Silizium-Schicht
210 Schichtenfolge
211 Siliziumdioxid-Struktur 212 Siliziumnitrid-Struktur
220 Schichtenfolge
221 erste Gate-isolierende Schicht
222 Floating-Gate
223 ONO-Schichtenfolge
224 Speicher-Gateelektrode 230 Schichtenfolge
231 Siliziumdioxid-Schicht
240 Schichtenfolge
241 Träger-Wafer
242 Silizium-Substrat
243 Siliziumdioxid-Deckschicht
250 Schichtenfolge
251 zweite Gate-isolierende Schicht
252 Lese-Elektrode
253 Siliziumnitrid-Deckschicht
254 Siliziumdioxid-Seitenwand
260 Schichtenfolge
261 erster Source-/Drain-Bereich
262 zweiter Source-/Drain-Bereich
263 Kanal-Bereich
270 Schichtenfolge
271 seitliche Siliziumdioxid-Struktur
280 Speicherzelle
281 Wolfram-Leseleitung
300 Speicherzellen-Anordnung
301 Speichergate-Leitungen
302 erste Abtast-Leitungen
303 zweite Abtast-Leitungen 320 Speicherzellen-Anordnung
321 Speicherzelle
322 Abtast-Leitung

Claims

Patentansprüche:
1. Verfahren zum Herstellen einer Speicherzelle, bei dem auf einem Hilfs-Substrat eine erste Gate-isolierende Schicht ausgebildet wird; ein Floating-Gate auf der ersten Gate-isolierenden Schicht ausgebildet wird; eine elektrisch isolierende Schicht auf dem Floating- Gate ausgebildet wird; eine Speicher-Gateelektrode auf der elektrisch isolierenden Schicht ausgebildet wird; ein Substrat an der Speicher-Gateelektrode befestigt wird; das Hilfs-Substrat teilweise entfernt wird; eine zweite Gate-isolierende Schicht auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet wird; eine Lese-Gateelektrode auf der zweiten Gateisolierenden Schicht ausgebildet wird; in und/oder auf einem freiliegenden Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats zwei Source-/Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet werden derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappt.
2. Verfahren nach Anspruch 1 , bei dem als Hilfs-Substrat ein Silicon-on-Insulator-Substrat verwendet wird.
3. Verfahren nach Anspruch 1 oder 2 , bei dem das Substrat an der Speicher-Gateelektrode des HilfsSubstrats mittels Waferbondens befestigt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem zeitlich vor dem Befestigen des Substrats an der Speicher-Gateelektrode zwischen der Speicher-Gateelektrode und dem Substrat eine andere elektrisch isolierende Schicht ausgebildet wird.
5. Verfahren nach Anspruch 4 , bei dem die elektrisch isolierende Schicht und die andere elektrisch isolierende Schicht aus demselben Material hergestellt werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem zeitlich nach dem Ausbilden der Speicherzelle ein Logikschaltkreis ausgebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem als Kanal-Bereich an Ladungsträgern vollständig verarmtes Silizium-Material verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Dicke der ersten Gate-isolierenden Schicht größer ausgebildet wird als die Dicke der zweiten Gate-isolierenden Schicht .
Speicherzelle mit einem Hilfs-Substrat, auf dem eine erste Gateisolierende Schicht ausgebildet ist; einem Floating-Gate auf der ersten Gate-isolierenden Schicht; einer elektrisch isolierenden Schicht auf dem Floating- Gate; einer Speicher-Gateelektrode auf der elektrisch isolierenden Schicht; einem Substrat, das an der Speicher-Gateelektrode befestigt ist; einer zweiten Gate-isolierenden Schicht auf einem Teil einer Oberfläche des Hilfs-Substrats, welche Oberfläche mittels teilweisen Entfernen des Hilfs-Substrats freigelegt ist; • einer Lese-Gateelektrode auf der zweiten Gateisolierenden Schicht;
• zwei Source- /Drain-Bereichen zwischen einem Kanal- Bereich im Wesentlichen in und/oder auf einem von der zweiten Gate-isolierenden Schicht und der Lese- Gateelektrode freien Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats, wobei der Kanal-Bereich mit dem Floating-Gate und mit der Lese- Gateelektrode jeweils zumindest teilweise lateral überlappend angeordnet ist.
10. Speicherzelle nach Anspruch 9, bei der das Substrat mittels Waferbondens an den darüber angeordneten Schichten befestigt ist.
11. Speicherzelle nach Anspruch 9 oder 10, bei der die Speicher-Gateelektrode und die Lese-Gateelektrode zueinander im Wesentlichen parallel verlaufend angeordnet sind.
12. Speicherzelle nach einem der Ansprüche 9 bis 11, bei der die Source-/Drain-Bereiche als zumindest teilweise topologisch bis in die Ebene der Lese-Gateelektrode hineinreichend ausgebildet sind.
13. Speicherzelle nach einem der Ansprüche 9 bis 12, bei der die zweite Gate-isolierende Schicht aus einem High-k- Material hergestellt ist.
14. Speicherzelle nach Anspruch 13, bei der die zweite Gate-isolierende Schicht aus einem oder einer Kombination der Materialien Aluminiumoxid; Siliziumnitrid; • Zirkoniumoxid; Hafniumoxid; Yttriumoxid; und • Lanthanoxid hergestellt ist.
15. Speicherzelle nach einem der Ansprüche 9 bis 14, bei der die Lese-Gateelektrode aus einem metallisch leitfähigen Material hergestellt ist.
16. Speicherzelle nach Anspruch 15, bei der die Lese-Gateelektrode aus einem oder einer Kombination der Materialien
• Wolfram;
• Titan;
• Titannitrid;
• Tantalnitrid; • Kupfer; und
• Aluminium; hergestellt ist.
17. Speicherzelle nach einem der Ansprüche 9 bis 16, bei der die elektrisch isolierende Schicht eine ONO- Schichtenfolge ist.
18. Speicherzellen-Anordnung mit einer Mehrzahl von in und/oder auf dem Substrat ausgebildeten Speicherzellen nach einem der Ansprüche 9 bis 17.
19. Speicherzellen-Anordnung nach Anspruch 18, verschaltet in UND-Verknüpfung oder in Nicht-UND-Verknüpfung.
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