TWI498908B - 記憶體單元的操作方法 - Google Patents
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Description
本發明是有關於一種記憶體單元的操作方法,且特別是有關於一種非揮發性記憶單元的操作方法。
非揮發性記憶體是一種能在切斷電源後繼續保存記憶體內資料的記憶體,並可分成唯讀記憶體(read only memory,ROM)、一次可程式化唯讀記憶體(one time programmable ROM,OTP ROM)以及可重覆讀寫記憶體。此外,隨著半導體記憶體技術的成熟,非揮發性記憶體已可以整合至與互補式金氧半導體(complementary metal oxide semiconductor,CMOS)元件相容的製程下。
如上述之一次性可程式化唯讀記憶體而言,其可類分為熔絲型(fuse type)以及反熔絲型(anti-fuse type)。熔絲型一次性可程式化唯讀記憶體在未程式化之狀態下為短路,程式化後則為斷路。反之,反熔絲型一次性可程式化唯讀記憶體則是在未程式化前為斷路,程式化後為短路。此外,基於CMOS製程技術中之MOS元件的特性,反熔絲型一次性可程式化唯讀記憶體較適於整合在CMOS製程技術中。
此外,一次性可程式化唯讀記憶體單元基於閘極的氧化層的崩潰以形成永久導電的通道。進一步來說,永久導電通道的形成位置將隨製程改變。因此,由於導電通道形成的位置不同,現今的一次性可程式化唯讀記憶體單元的操作方法通常導致錯誤的判斷以及較高的耗能。
據此,本發明提供一種一次性可程式化唯讀記憶體單元的操作方法,以增加程式化時的成功機率,進而減少記憶體單元讀取時的耗能。
本發明提出一種記憶體單元的操作方法,記憶體單元包括井區、選擇閘極、第一閘極、第二閘極、氧氮間隙層、第一擴散區、第二擴散區及第三擴散區。井區包括主動區,選擇閘極全部形成於主動區上,第一閘極與第二閘極分別部分形成於選擇閘極的第一邊的主動區上,第一閘極與第二閘極分別部分形成於主動區上,氧氮間隙層填充於第一閘極與第二閘極之間,第一擴散區形成於選擇閘極的第一邊,第二擴散區形成於選擇閘極的第二邊並位在第一閘極與第二閘極的第一邊,第三擴散區形成於第一閘極與第二閘極的第二邊。記憶體單元的操作方法包括下列步驟。在程式化操作時,透過形成在該選擇閘極下方的第一通道區域來耦合位元線電壓至第二擴散區,並且依序地或是同時地提供程式化電壓至第一閘極及第二閘極以擊穿第一氧化層及第二氧化層,其中第一氧化層配置於第一閘極與井區之間,以及第二氧化層配置於第二閘極與井區之間。
在本發明之一實施例中,上述之透過形成於選擇閘極下的第一通道區域耦合位元線電壓至第二擴散區的步驟包括:提供第一字元線電壓至選擇閘極,以形成第一通道區域,以及提供位元線電壓至第一擴散區域。
在本發明之一實施例中,上述之依序提供程式化電壓至第一閘極與第二閘極的步驟包括:在程式化操作的第一期間,提供程式化電壓至第一閘極,並浮接第二閘極;以及在程式化操作的第二期間,提供程式化電壓至第二閘極,並浮接第一閘極。
在本發明之一實施例中,上述之記憶體單元的操作方法更包括下列步驟:在讀取操作的第一期間,透過位於選擇閘極與第一閘極下方的第二通道區域讀取第一電流,並根據第一電流來判別記憶體單元的狀態;以及在讀取操作的第二期間,透過位於選擇閘極與第二閘極下方的第三通道區域讀取第二電流,並且根據第二電流來判別定記憶體單元的狀態。
在本發明之一實施例中,上述之透過位於選擇閘極與第一閘極下方的第二通道區域讀取第一電流的步驟包括:提供位元線電壓至第一擴散區域;提供第二字元線電壓至選擇閘極;以及提供讀取電壓至第一閘極。
在本發明之一實施例中,上述之透過位於選擇閘極與第二閘極下方的第三通道區域讀取第二電流的步驟包括:提供位元線電壓至第一擴散區域;提供第二字元線電壓至選擇閘極;以及提供讀取電壓至第二閘極。
基於上述,本發明是藉由擊穿氧化層來操作一次性的程式化。此外,本發明可同時或是分別擊穿兩氧化層,因此可利用兩記憶胞來儲存同一個記憶體單元的狀態。如此一來,本發明將可增加記憶體單元在程式化操作時的成功機率,並減少記憶體單元在讀取上的誤判。
藉此,增加程式化操作時的成功機率、減少記憶體單元讀取時的耗能,並且根據在讀取操作之周期之間判別記憶體單元之狀態。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。無論何處盡可能地使圖示中的相同的代號及描述參照至相同或相似的元件。
請參照第1圖,第1圖係為本發明的一實施例說明互補式金氧半(complimentary metal-oxide-semiconductor,CMOS)非揮發性記憶體單元300(以下簡稱記憶體單元300)之示意圖。記憶體單元300形成在一基底的P型井(P-well)區310的主動區315之上,雖然前述的實施例是利用P型井型態的互補式金氧半導體,但本發明以下的實施例亦適合應用到N型井(N-well)型態的互補式金氧半導體。第一N+擴散區311-1形成於第一多晶矽閘極313-1之下,和第二N+擴散區311-2形成於第二多晶矽閘極313-2和第三多晶矽閘極313-3之下。
第二多晶矽閘極313-2和第三多晶矽閘極313-3相距第一距離。另外,第二多晶矽閘極313-2和第三多晶矽閘極313-3兩者皆相距第一多晶矽閘極313-1一第二距離。第一距離和第二距離的大小是適合在第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3之間形成自對準氮化層(self-aligning nitride layer,SAN layers)。
接觸插塞316-1形成在第一N+擴散區311-1之上的主動區315,以及接觸插塞316-2形成在第二N+擴散區311-2之上的主動區315。接觸插塞316-1和接觸插塞316-2係用以將施加在接觸插塞316-1、316-2的電壓訊號傳送至第一N+擴散區311-1和第二N+擴散區311-2。另外,用以形成一輕微摻雜阻隔區(lightly-doped drain block region;LDD region)或是源極/汲極延伸(source/drain extension;SDE)區域的基底區係包含且大於用以在其上形成第一多晶矽閘極313-1、第二多晶矽閘極313-2、第三多晶矽閘極313-3和電荷儲存層314的基底區。
請參照第2圖,第2圖係說明圖1之互補式金氧半非揮發性記憶體單元300沿著第1圖的4-4’切線之切面示意圖。第2圖顯示記憶體單元300在程式化模式。第一氧化層320形成在第一多晶矽閘極313-1和基底之間。在程式化模式下,對於N型金氧半場效電晶體(N-type MOSFET)而言,施加高於記憶體單元300的閥值電壓VTH的閘極電壓至第一多晶矽閘極313-1,施加一高電壓至第二擴散區311-2,以及將第一擴散區311-1接地。如此,在第一擴散區311-1和第二擴散區311-2之間將形成一通道,而通道熱電子可從第一擴散區311-1藉由通道流向第二擴散區311-2。同樣地,電洞會從第二擴散區311-2流向P井310。通道熱電子也會透過在電荷儲存層314和基底之間形成的第二氧化層321注入電荷儲存層314。
另外,第二多晶矽閘極313-2和第三多晶矽閘極313-3可耦合高電壓至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3(如第4圖所示),因此可更增強通道熱電子的注入效果。側間隙壁317-1、317-2和317-3是長在基底、第二多晶矽閘極313-2和第三多晶矽閘極313-3之上及旁邊的氧化物。再者,通道熱載子注入的尖端會被偏移到電荷儲存層314下方的第二擴散區311-2的邊緣,以及可藉由施加電壓至第二多晶矽閘極313-2和第三多晶矽閘極313-3增強電流密度。
請參照第3圖,第3圖係說明第2圖的互補式金氧半非揮發性記憶體單元300在抹除模式下之示意圖。可利用帶對帶穿隧電洞的注入以抹除記憶體單元300。如第3圖所示,施加一低電壓VG(例如小於等於零的電壓)至第一多晶矽閘極313-1,而耦合在電荷儲存層314的低電壓VN(例如小於零的電壓)可藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3,以及施加一高電壓至第二擴散區311-2。
如此,將發生帶對帶穿隧電洞的注入,而熱電洞可從第二擴散區311-2藉由氧化層321流向電荷儲存層314。同樣地,由於低電壓藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至側間隙壁317-1、317-2和317-3的緣故,所以電子會流向P型井310。如此,因為透過第二多晶矽閘極313-2和第三多晶矽閘極313-3所誘發側間隙壁317-1、317-2和317-3內的一外部垂直電場,所以可增強熱電洞注入電流。
由上述所知,透過額外的第二多晶矽閘極313-2和第三多晶矽閘極313-3,記憶體單元300在程式化模式和抹除模式下皆可增強電流密度,如此,可改善記憶體單元300的效能。
請參照第5圖,第5圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元700(以下簡稱記憶體單元700)之示意圖。記憶體單元700形成在一基底的P型井區710的主動區715之上。一第一N+擴散區711-1形成於一第一多晶矽閘極713-1之下,和一第二N+擴散區711-2形成於一第二多晶矽閘極713-2和一第三多晶矽閘極713-3之下。
第二多晶矽閘極713-2和第三多晶矽閘極713-3相距一第一距離。另外,第二多晶矽閘極713-2和第三多晶矽閘極713-3兩者皆相距第一多晶矽閘極713-1一第二距離。第二距離的方向係垂直於第一距離的方向。第一多晶矽閘極713-1比第二多晶矽閘極713-2及第三多晶矽閘極713-3寬。第一距離的大小是適合在第二多晶矽閘極713-2及第三多晶矽閘極713-3之間形成自對準氮化層714,而第二距離的大小則是不適合在第一多晶矽閘極713-1和第二多晶矽閘極713-2、第三多晶矽閘極713-3之間形成自對準氮化層。
例如,在90奈米/65奈米的製程中,第二多晶矽閘極713-2相距第三多晶矽閘極713-3在20奈米到200奈米的範圍,因此可允許一電荷儲存層自對準氮化層714(電荷儲存層)形成在第二多晶矽閘極713-2和第三多晶矽閘極713-3之間的空間。接觸插塞716-1形成在第一N+擴散區711-1之上的主動區715,以及接觸插塞716-2形成在第二N+擴散區711-2之上的主動區715。接觸插塞716-1和接觸插塞716-2係用以將施加在接觸插塞716-1、716-2的電壓訊號傳送至第一N+擴散區711-1和第二N+擴散區711-2。
請參照第6圖,第6圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列800之示意圖。如第6圖所示,記憶體陣列800可被視為在一記憶體串列(memory string)包含N個記憶體單元的邏輯反及閘形式的陣列(logical NAND type array)。
在第6圖中,記憶體陣列800的N個記憶體單元可形成在一基底的P型井區810中的主動區815之上。第一N+擴散區811-1形成於第一多晶矽閘極813-1之下。第二N+擴散區811-2形成於第一多晶矽閘極813-1、第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之下。第三N+擴散區811-3形成於第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之下。第四N+擴散區811-4形成於第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之下。
如此,在第一N+擴散區811-1和第四N+擴散區811-4之間便可形成一連續的通道,所以在電荷儲存層814[1]、814[2]、...及814[N]中能夠儲存電荷,例如電子。但如果電荷儲存層814[1]、814[2]、...及814[N]中有一或多個電荷儲存層無法儲存電荷,則電流將無法從第一N+擴散區811-1流向第四N+擴散區811-4。因此如上所述,可透過第6圖所示的架構達成反及閘形式的操作。
第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]相距第一距離。另外,第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]兩者和第一多晶矽閘極813-1相距第二距離。第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]相距第一距離。第四多晶矽閘極813-2[2]和第二多晶矽閘極813-2[1]相距第三距離。第五多晶矽閘極813-3[2]和第三多晶矽閘極813-3[1]相距第三距離。
第三距離可和第二距離相同。第一距離的大小是適合在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之間直到第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之間形成自對準氮化層814[1]、814[2]、...及814[N]。第二距離的大小則是不適合在第一多晶矽閘極813-1和第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]之間形成自對準氮化層。
第三距離的大小則是不適合在第二多晶矽閘極813-2[1]和第四多晶矽閘極813-2[2]之間、第三多晶矽閘極813-3[1]和第五多晶矽閘極813-3[2]之間形成自對準氮化層。例如,在90奈米/65奈米的製程中第二多晶矽閘極813-2[1]相距第三多晶矽閘極813-3[1]在20奈米到200奈米的範圍可使得電荷儲存層814[1]例如為介於第二及第三多晶矽閘813-2[1],813-3[1]的自對準氮化層形成。接觸插塞816-1形成在第一N+擴散區811-1之上的主動區815,以及接觸插塞816-2形成在第四N+擴散區811-4之上的主動區815。接觸插塞816-1和接觸插塞816-2係用以將施加在接觸插塞816-1、816-2的電壓訊號傳送至第一N+擴散區811-1和第四N+擴散區811-4。
在第6圖所提及的記憶體陣列架構是反及閘形式陣列架構。以下將描述反或閘形式陣列架構(NOR-type array configuration)。反或閘形式陣列包含複數個記憶體單元,其中每一記憶體單元的架構可如同記憶體單元300或記憶體單元700。以記憶體單元700為例,反或閘形式陣列中的每一記憶體單元的第一擴散區711-1電性連接於另一記憶體單元的第一擴散區711-1,每一記憶體單元的第二擴散區711-2電性連接於再另一記憶體單元的第二擴散區711-2。
上述所列舉之實施例皆是以非揮發性記憶體單元中的電荷儲存層來進行電荷的儲存,以實現可重覆讀寫的記憶體單元。但是,在實際應用上,上述所列舉之非揮發性記憶體單元也可透過不同的操作方法,來改變電荷儲存的機制,進而實現一次可程式化的記憶體單元。
在描述一次性程式化之前,首先於後描述導電通道的形成位置。第7圖為習知一次性可程式化唯讀記憶體單元的剖面圖。請參照第7圖,一次性可程式化唯讀記憶體單元100包括基底110、P型井區120、N+擴散區130-1與130-2、N型輕摻雜區140-1~140-3、側間隙壁150-1~150-3、第一多晶矽閘極160-1、第二多晶矽閘極160-2以及摻雜區170。其中,為了抑制短通道效應,因此摻雜區170設置在N型輕摻雜區140-3的附近。此外,如第7圖所示,唯讀記憶體單元100的寫入是以閘極氧化層的崩潰機制為主,以藉此形成永久性的導電通道181。其中,導電通道181是位在第二多晶矽閘極160-2與P型井區120間,且此處的導電通道181為理想崩潰區。
然而,在實際操作上,如第8圖所示,導電通道的形成位置也可能發生在如標號182與183所示的兩種非理想狀態。其中,在第1種非理想狀態下,導電通道182是位於第二多晶矽閘極160-2與摻雜區170之間。此外,相較於導電通道181,導電通道182具有較高的阻抗值,因此將容易形成導致記憶體讀取錯誤的尾位元(tail bit)。再者,在第2種非理想狀態下,導電通道183形成於第二多晶矽閘極160-2及N型輕摻雜區140-3之間。此外,相較於導電通道181,導電通道183具有較低的阻抗值,因此容易形成與位元線之間的短路,進而引發記憶體在讀取一次性可程式化唯讀記憶體單元時具有較高的讀取電流。
為解決上述問題,本發明利用兩個記憶胞以儲存記憶單元的狀態,以致使降低了記憶體單元讀取操作的錯誤判斷。以如圖6所示之非揮發性記憶體單元800來舉例。若將圖6簡化成一個記憶體單元,則記憶體單元將如圖9所示一般來施行。第9圖係為本發明的又一實施例的非揮發性記憶體單元900之示意圖。請參照第9圖,非揮發性記憶體單元900包括井區910、選擇閘極913-1、第一閘極913-2、第二閘極913-3、氧氮間隙層(oxide nitride spacer)914、第一擴散區911-1、第二擴散區911-2、第三擴散區911-3以及接觸插塞916,且井區910包括一主動區915。其中,氧氮間隙層914相對於閘極913-2及913-3的位置配置相似於圖6中電荷儲存層814[1]相對於閘極813-2[1]及813-3[1]的位置配置。例如,氧氮間隙層914可填充於第一閘極913-2與第二閘極913-3之間。
就更進一步的佈局結構來看,選擇閘極913-1完全形成於主動區915之上。第一閘極913-2與第二閘極913-3分別部分形成於主動區915之上。第一擴散區911-1位在選擇閘極913-1的第一邊,且第二擴散區911-2位在選擇閘極913-1的第二邊。從另一角度來看,第二擴散區911-2位在第一閘極913-2及第二閘極913-3的第一邊,且第三擴散區911-3位在第一閘極913-2及第二閘極913-3的第二邊。換言之,第一擴散區911-1與第二擴散區911-2位於相對於選擇閘極913-1的兩邊。相似地,第二擴散區911-2與第三擴散區911-3位於相對於第一閘極913-2與第二閘極913-3的兩邊。接觸插塞916形成在第一擴散區911-1之上的主動區915。
上述第9圖之非揮發性記憶體單元900的等效電路圖如第10圖所示,請參照第9圖及第10圖。在此,第一擴散區911-1及第二擴散區911-2分別形成在選擇閘極913-1的兩邊,因此在等效上將形成一選擇電晶體MS。相似地,第一閘極913-2與第二閘極913-3皆形成於第二擴散區911-2及第三擴散區911-3之間,因此在等效上將形成相互並聯的兩記憶胞MC1與MC2。詳細而言,非揮發性記憶體單元900的等效電路包括選擇電晶體MS、第一記憶胞MC1及第二記憶胞MC2。選擇電晶體MS的源極端電性連接第一記憶胞MC1及第二記憶胞MC2的汲極端,並且第一記憶胞MC1的源極端耦接至第二記憶胞MC2的源極端。
此外,選擇電晶體MS的汲極端電性連接位元線BL,且選擇電晶體MS的閘極端電性連接字元線WL。此外,第一記憶胞MC1的閘極端電性連接第一配線PL1,且第二記憶胞MC2的閘極端電性連接第二配線PL2。藉此,將可透過位元線BL、字元線WL、第一配線PL1以及第二配線PL2所傳送的電壓對非揮發性記憶體單元900進行程式化與讀取的操作。
第11A圖繪示為根據本發明之一實施例之非揮發性記憶體之程式化方法的流程圖。請同時參照第9圖、第10圖與第11A圖來看,非揮發性記憶體單元900在進行程式化的細部流程。首先,如步驟S110所示,透過形成於選擇閘極下方的第一通道區域,將位元線電壓Vb耦合至第二擴散區。
舉例來說,第11B圖繪示為非揮發性記憶體單元900沿著A-A’切線的切面示意圖。請同時參照第10圖與第11B圖來看,可透過字元線WL提供第一字元線電壓Vw1至選擇電晶體MS的閘極端,以藉此施加第一字元線電壓Vw1至選擇閘極913-1。此外,透過位元線BL提供低位元線電壓Vb至選擇電晶體MS的汲極端,以藉此施加位元線電壓Vb至第一擴散區911-1。如此一來,於選擇閘極913-1下將形成第一通道區域1101,並且此位元線電壓Vb將耦合至第二擴散區911-2,進而致使第二擴散區911-2的電壓位準趨近於位元線電壓Vb。換言之,步驟S110的細分步驟將包括:提供第一字元線電壓至選擇閘以形成第一通道區域(步驟S111),以及提供位元線電壓至第一擴散區域(步驟S112)。
接著,如步驟S120所示,依序提供一高程式化電壓至第一閘極與第二閘極,以擊穿第一氧化層與第二氧化層。舉例來說,如第10圖所示,在程式操作的第一期間,可透過第一配線PL1提供程式化電壓Vp至第一記憶胞MC1的閘極端,並浮接第二記憶胞MC2的閘極端。藉此,將可對第一記憶胞MC1進行程式化。此時,如第11B圖所示,第一閘極913-2將偏壓在程式化電壓Vp下。此外,第一閘極913-2與第二擴散區911-2之間的壓差將導致第一閘極913-2與井區910之間的第一氧化層產生崩潰,進而擊穿第一氧化層。如此一來,將可形成永久性的導電通道1102。其中,位元線電壓Vb可例如是接地電壓,且在一較佳實施例中,程式化電壓Vp為第一字元線電壓Vw1的2倍。
相似地,如第10圖所示,在程式操作的第二期間,可透過第二配線PL2提供程式化電壓Vp至第二記憶胞MC2的閘極端,並浮接第一記憶胞MC1的閘極端,以對第二記憶胞MC2進行程式化。此時,第二閘極913-3將偏壓在程式化電壓Vp下。此外,第二閘極913-3與第二擴散區911-2之間的壓差將導致第二閘極913-3與井區910之間的第二氧化層產生崩潰,進而擊穿第二氧化層。換言之,如前所述,步驟S120的細部流程包括:在程式操作的第一期間,提供程式化電壓至第一閘極,並使第二閘極浮接(步驟S121);以及,在程式操作的第二期間,提供程式化電壓至第二閘極,並使第一閘極浮接(步驟S122)。
值得一提的是,第11A圖所列舉的程式化方法是在不同的時間點分別對第一記憶胞MC1與第二記憶胞MC2進行程式化。然而,在實際應用上,也可同時對第一記憶胞MC1與第二記憶胞MC2進行程式化。此時,與第11A圖的程式化方法的最大不同之處在於,將同時提供程式化電壓Vp至第一閘極913-2與第二閘極913-3,以藉此同時擊穿第一氧化層與第二氧化層。
在程式化非揮發性記憶體單元900之後,第一閘極913-2或第二閘極913-3與井區910之間的導電通道將已形成導電通道將已形成,因此相較於未程式化之前的狀態,已程式化的記憶胞將產生較大的電流。換言之,可藉由讀取記憶胞的電流來判定非揮發性記憶體單元的狀態。此外,第12A圖繪示根據本發明之一實施例之非揮發性記憶單元之讀取方法的流程圖,以下請同時參照第9圖、第10圖與第12A圖來看,非揮發性記憶體單元900在進行讀取的細部流程。
如步驟S210所示,在讀取操作的第一期間,透過位於選擇閘極與第一閘極下方的第二通道區域讀取第一電流。舉例來說,第12B圖繪示為非揮發性記憶體單元900沿著A-A’切線的另一切面示意圖,以下請同時參照第10圖與第12B圖來看。在此,可透過第一配線PL1提供讀取電壓Vr至第一記憶胞MC1的閘極端,並且透過位元線BL提供位元線電壓Vb至選擇電晶體MS的汲極端,以及透過字元線WL提供第二字元線電壓Vw2至選擇電晶體MS的閘極端。
此時,如第12B圖所示,第一擴散區911-1將被施加位元線電壓Vb,選擇閘極913-1將被施加第二字元線電壓Vw2,且第一閘極913-2將被施加讀取電壓Vr。如此一來,第二通道區域1202將形成於選擇閘極913-1及第一閘極913-2的下方。因此,可透過第二通道區域1201讀取到來自導電通道1102的第一電流1202,亦即來自第一記憶胞MC1的電流。其中,第一電流1202是由第一閘極913-2流向第一擴散區911-1。此外,位元線電壓Vb可例如是接地電壓。再者,在一較佳實施例中,讀取電壓Vr相等於第二字元線電壓Vw2,且程式化電壓Vp可例如是讀取電壓Vr的2至5倍。
換言之,如前所述,步驟S210的細部步驟包括:提供位元線電壓至第一擴散區域(步驟S211);提供第二字元線電壓至選擇閘極(步驟S212);以及,提供讀取電壓至第一閘極(步驟S213)。
當讀取到來自第一記憶胞MC1的第一電流時,如步驟S220所示,將可根據第一電流來判別記憶體單元900的狀態。且知,記憶體單元900包括兩記憶胞,因此如步驟S230與S240所示,也可透過來自第二記憶胞MC2的第二電流來判別記憶體單元900的狀態。
根據步驟S230,將在讀取操作的第二期間,透過位於選擇閘極與第二閘極下方的第三通道區域讀取第二電流。舉例來說,可提供讀取電壓Vr至第二記憶胞MC2的閘極端,並且提供位元線電壓Vb至選擇電晶體MS的汲極端,以及提供第二字元線電壓Vw2至選擇電晶體MS的閘極端。
此時,第一擴散區911-1將被施加位元線電壓Vb,選擇閘極913-1將被施加第二字元線電壓Vw2,且第二閘極913-3將被施加讀取電壓Vr。如此一來,第三通道區域將形成於選擇閘極913-1及第二閘極913-3的下方。因此,可透過第三通道區域讀取到來自第二記憶胞MC2的第二電流。換言之,如前所述,步驟S230的細部步驟包括:提供位元線電壓至第一擴散區域(步驟S231);提供第二字元線電壓至選擇閘極(步驟S232);以及,提供讀取電壓至第二閘極(步驟S233)。接著,在步驟S240中,將可根據第二電流來進一步地判別記憶體單元900的狀態。
值得注意的是,第12A圖所列舉之非揮發性記憶體的讀取方法,是藉由分別讀取來自第二通道區域與第三通道區域的電流,來重複地判別記憶體單元900的狀態。然而,在實際應用上,也可同時讀取來自第二通道區域與第三通道區域的電流,並且一次性地判別記憶體單元900的狀態。舉例來說,在本發明之另一實施例中,在讀取操作時,可施加位元線電壓Vb至第一擴散區911-1,施加第二字元線電壓Vw2至選擇閘極913-1,並同時施加讀取電壓Vr至第一閘極913-2與第二閘極913-3。如此一來,第二通道區域將形成於選擇閘極913-1及第一閘極913-2的下方,且第三通道區域也將形成於選擇閘極913-1及第二閘極913-3的下方。因此,可同時讀取到來自第二通道區域與第三通道區域的電流,進而依據此電流判別記憶體單元900的狀態。
綜上所述,本發明之非揮發性記憶體單元也可作為一次可程式化的記憶體單元。在一次可程式化的操作上,本發明是透過氧化層的崩潰來完成一次性的程式化。此外,在程式化的過程中,本發明之操作方法可同時或是分別擊穿兩氧化層,因此可利用兩記憶胞來儲存同一個記憶體單元的狀態。如此一來,本發明之操作方法將可增加記憶體單元在程式化時的成功機率,並減少記憶體單元在讀取上的誤判,以避免如前文所述之氧化層崩潰後有可能形成高阻值狀況(如圖八所示的高阻值狀況下的導電通道182)。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300、700...互補式金氧半非揮發性記憶體單元
310、710、810...P井區
312...輕徵摻雜阻隔區
314、814[1]、814[2]、814[N]...電荷儲存層
714...自對準氮化層
315、715、815...主動區
320...第一氧化層
321...第二氧化層
313-1、713-1、813-1...第一多晶矽閘極
313-2、713-2、813-2[1]...第二多晶矽閘極
800...記憶體陣列
813-2[2]...第四多晶矽閘極
813-3[2]...第五多晶矽閘極
813-2[N]...第六多晶矽閘極
813-3[N]...第七多晶矽閘極
311-1、711-1、811-1...第一N+擴散區
311-2、711-2、811-2...第二N+擴散區
811-3...第三N+擴散區
811-4...第四N+擴散區
316-1、316-2、716-1、716-2、816-1、816-2、916...接觸插塞
317、317-2、317-3...側間隙壁
VG...閘極電壓
VN...電荷儲存層的電壓
VTH...閥值電壓
100...習知一次性可程式化唯讀記憶體
110...基底
120...P井區
130-1、130-2...N+擴散區
140-1~140-3...N型輕摻雜區
150-1~150-3...側間隙壁
160-1...第一多晶矽閘極
160-2...第二多晶矽閘極
170...參雜區
181、182、183...導電通道
910...井區
911-1、911-2、911-3...擴散區
913-1...選擇閘極
913-2...第一閘極
913-3...第二閘極
914...氧氮間隙層
915...主動區
152、1202、156...通道區域
MC1、MC2、MS...電晶體
Vpp、Vdd...電壓
BL...位元線
WL...字元線
PL1...第一配線
PL2...第二配線
S110、S120...步驟
S111、S112、S121、S122...步驟
S210、S220、S230、S240...步驟
S211、S212、S213、S231、S232、S233...步驟
第1圖係為本發明的一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第2圖係為本發明的另一實施例說明圖1在程式化之下互補式金氧半非揮發性記憶體單元延著線4-4’的剖面示意圖。
第3圖係說明第2圖的互補式金氧半非揮發性記憶體單元在抹除模式下之示意圖。
第4圖係說明互補式金氧半非揮發性記憶體單元的側間隙壁示意圖。
第5圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元。
第6圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列之示意圖。
第7圖為習知一次性可程式化唯讀記憶體單元的剖面圖。
第8圖為另一習知一次性可程式化唯讀記憶體單元的剖面圖。
第9圖係為本發明的又一實施例的非揮發性記憶體單元之示意圖。
第10圖係為本發明一實施例的非揮發性記憶體單元900的等效電路圖
第11A圖繪示為根據本發明之一實施例之非揮發性記憶體900之程式化方法的流程圖。
第11B圖繪示為非揮發性記憶體900單元沿著A-A’切線的切面示意圖。
第12A圖繪示根據本發明之一實施例之非揮發性記憶單元之讀取方法的流程圖。
第12B圖繪示為非揮發性記憶體單元沿著A-A’切線的另一切面示意圖。
S110~S120...步驟
S111、S112、S121、S122...步驟
Claims (12)
- 一種記憶體單元的操作方法,該記憶體單元包括一井區、一選擇閘極、一第一閘極、一第二閘極、一氧氮間隙層、一第一擴散區、一第二擴散區及一第三擴散區,該井區包括一主動區,該選擇閘極全部形成於該主動區上,該第一閘極與該第二閘極分別部分形成於該主動區上,該氧氮間隙層填充於該第一閘極與該第二閘極之間,該第一擴散區形成於該選擇閘極的一第一邊,該第二擴散區形成於該選擇閘極的一第二邊並位在該第一閘極與該第二閘極的一第一邊,該第三擴散區形成於該第一閘極與該第二閘極的一第二邊,且該記憶體單元的操作方法包括:在一程式化操作時,透過形成在該選擇閘極下方的一第一通道區域來耦合一位元線電壓至該第二擴散區,並且依序地或是同時地提供一程式化電壓至該第一閘極及該第二閘極以擊穿一第一氧化層及一第二氧化層,其中該第一氧化層配置於該第一閘極與該井區之間,以及該第二氧化層配置於該第二閘極與該井區之間。
- 如申請專利範圍第1項所述之記憶體單元的操作方法,其中透過形成於該選擇閘極下的該第一通道區域耦合該位元線電壓至該第二擴散區的步驟包括:提供一第一字元線電壓至該選擇閘極,以形成該第一通道區域;以及提供該位元線電壓至該第一擴散區域。
- 如申請專利範圍1項所述之記憶體單元的操作方法,其中該程式化電壓為該第一字元線電壓的兩倍。
- 如申請專利範圍第1項所述之記憶體單元的操作方法,其中依序提供該程式化電壓至該第一閘極與該第二閘極的步驟包括:在該程式化操作的一第一期間,提供該程式化電壓至該第一閘極,並浮接該第二閘極;以及在該程式化操作的一第二期間,提供該程式化電壓至該第二閘極,並浮接該第一閘極。
- 如申請專利範圍第1項所述之記憶體單元的操作方法,更包括:在一讀取操作的一第一期間,透過位於該選擇閘極與該第一閘極下方的一第二通道區域讀取一第一電流,並根據該第一電流來判別該記憶體單元的狀態;以及在該讀取操作的一第二期間,透過位於該選擇閘極與該第二閘極下方的一第三通道區域讀取一第二電流,並且根據該第二電流來判別定該記憶體單元的狀態。
- 如申請專利範圍第5項之記憶體單元的操作方法,其中透過位於該選擇閘極與該第一閘極下方的該第二通道區域讀取該第一電流的步驟包括:提供該位元線電壓至該第一擴散區域;提供一第二字元線電壓至該選擇閘極;以及提供一讀取電壓至該第一閘極。
- 如申請專利範圍第6項所述之記憶體單元的操作方法,其中該第二字元線電壓相等於該讀取電壓。
- 如申請專利範圍第5項所述之記憶體單元的操作方法,其中透過位於該選擇閘極與該第二閘極下方的該第三通道區域讀取該第二電流的步驟包括:提供該位元線電壓至該第一擴散區域;提供一第二字元線電壓至該選擇閘極;以及提供一讀取電壓至該第二閘極。
- 如申請專利範圍第8項所述之記憶體單元的操作方法,其中該第二字元線電壓相等於該讀取電壓。
- 如申請專利範圍第1項所述之記憶體單元的操作方法,更包括:在一讀取操作期間,透過一位於該選擇閘極與該第一閘極下方的一第二通道區域以及一位於該選擇閘極與該第二閘極下方的一第三通道區域來讀取一電流,並且依據該電流判別該記憶體單元的狀態。
- 如申請專利範圍第10項所述之記憶體單元的操作方法,其中透過該第二通道區域與該第三通道區域讀取該電流的步驟包括:提供該位元線電壓至該第一擴散區域;提供一第二字元線電壓至該選擇閘極;以及提供一讀取電壓至該第一閘極及該第二閘極。
- 如申請專利範圍第11項所述之記憶體單元的操作方法,其中該第二字元線電壓相等於該讀取電壓。
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