JP2005203075A - 不揮発性半導体メモリ及びこのメモリの動作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title description 6
- 238000012545 processing Methods 0.000 claims abstract description 50
- 230000004044 response Effects 0.000 claims abstract description 6
- 230000000717 retained effect Effects 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 28
- 239000000758 substrate Substances 0.000 description 16
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000010079 rubber tapping Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Abstract
【解決手段】メモリセルをプログラムする方法が、メモリセルを第1ゲートしきい値電圧の初期状態に設定するステップと、処理シーケンスを実行するステップから成り、この処理シーケンスは、電圧バイアスをゲートと第1接合領域との間に印加して、電子ホールをトラッピング層に向けて移動させてトラッピング層内に保持するステップと、この電圧バイアスに応答して生成される読出し電流を評価して、第2ゲートしきい値電圧に達しているか否かを判定するステップとを含み、ここで第2ゲートしきい値電圧は第1ゲートしきい値電圧よりも低い。ゲートと第1接合領域との間の電圧バイアスを、第2電圧バイアスに達してメモリセルがプログラム状態になるまで1回以上変化させることによって、前記処理シーケンスを複数回反復する。
【選択図】図2
Description
本願は、米国特許出願番号10/113,356、2002年3月29日出願の一部継続出願であり、この米国特許出願にもとづいて優先権を主張する。上記特許出願10/113,356は、参考文献として本明細書に含める。
本発明は一般に、半導体メモリデバイスに関するものであり、特に、消去状態で電子を蓄積する不揮発性半導体メモリセル、及びその動作方法に関するものである。
情報の不揮発記憶用のメモリデバイスは、従来技術において広範に用いられている。典型的な半導体メモリデバイスは、読出し専用メモリ(ROM:read only memory)、プログラマブル読出し専用メモリ(PROM:programmable ROM)、消去可能プログラマブル読出し専用メモリ(EPROM:erasable PROM)、電気的に消去可能なプログラマブル読出し専用メモリ(EEPROM:electrically erasable PROM)、及びフラッシュEEPROMを含む。
本願には、不揮発性メモリ及びその動作方法を記載する。このメモリセルは、第1接合領域、第2接合領域、ベース、非導通電荷トラッピング層、及びゲートを具えている。1つの好適例では、メモリセルを消去する方法が、処理シーケンス(手順)の実行から成り、この処理シーケンスは、ベースとゲートとの間に電圧バイアスを印加して、電子をトラッピング層内に向けて移動させて保持させるステップと、この電圧バイアスに応答して発生する読出し電流を評価して、ゲートしきい値電圧のレベルに達しているか否かを判定するステップとを含む。ベースとゲートとの間の電圧バイアスを、ゲートしきい値電圧のレベルに達してメモリセルが消去状態になるまで1回以上変化させることによって、上記処理シーケンスを複数回反復する。
図8に、本発明による不揮発性メモリのブロック図を図式的に示す。不揮発性メモリが、1つ以上のメモリセル10及びメモリ制御回路20を具えている。メモリ制御回路20はメモリセル10に結合されて、消去、プログラム、及び読出しの動作を含むメモリセル10の動作を制御するように構成されている。
700 ソース
701 ドレイン
702 導電ゲート
703 第1絶縁層
704 トラッピング層
705 第2絶縁層
706 P型基板
707 チャンネル
10 不揮発性メモリセル
100 ソース
101 ドレイン
102 ゲート
103 第1絶縁層
104 トラッピング層
105 第2絶縁層
106 ベース(基板)
107 チャンネル
200 トンネル層
20 メモリ制御回路
Claims (22)
- 第1接合領域、第2接合領域、ベース、非導通の電荷トラッピング層、及びゲートを具えたメモリセルを動作させる方法であって、この方法が、
処理シーケンスを実行するステップを具えて、前記処理シーケンスが、
前記ベースと前記ゲートとの間に電圧バイアスを印加して、電子を前記トラッピング層に向けて移動させて、前記トラッピング層内に保持するステップと;
前記電圧バイアスに応答して生成される読出し電流を評価して、ゲートしきい値電圧のレベルに達したか否かを判定するステップとを含み、
前記方法がさらに、前記ゲートしきい値電圧のレベルに達して前記メモリセルが消去状態になるまで、前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップを具えていることを特徴とするメモリセルの動作方法。 - 前記ベースと前記ゲートとの間に電圧バイアスを印加するステップが、前記ゲートに正電圧を印加して、前記ベースに負電圧を印加するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間に電圧バイアスを印加するステップが、前記ベースに正電圧を印加して、前記ゲートに負電圧を印加するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、不均等な大きさの電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項4に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項6に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、不均等な大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項8に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項1に記載の方法。
- 前記ベースと前記ゲートとの間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項10に記載の方法。
- 前記電圧バイアスに応答して生成される読出し電流を評価するステップが、
正電圧を反復的に、前記ゲート、及び前記第1接合領域または前記第2接合領域の一方に印加して、この間に、前記第1接合領域または前記第2接合領域の他方を接地して、これにより、前記読出し電流を生成するステップと;
生成された前記電流を所定電流値と比較するステップと
を具えていることを特徴とする請求項1に記載の方法。 - 第1接合領域、第2接合領域、ベース、非導通の電荷トラッピング層、及びゲートを具えたメモリセルを動作させる方法であって、この方法が、
前記メモリセルを、第1ゲートしきい値電圧の初期状態に設定するステップと;
処理シーケンスを実行するステップとを具えて、前記処理シーケンスが、
前記ゲートと前記第1接合領域との間に電圧バイアスを印加して、電子を前記トラッピング層に向けて移動させて、前記トラッピング層内に保持するステップと;
前記電圧バイアスに応答して生成される読出し電流を評価して、第2ゲートしきい値電圧のレベルに達したか否かを判定するステップとを含み、前記第2ゲートしきい値電圧が前記第1ゲートしきい値電圧よりも高く、
前記方法がさらに、前記第2ゲートしきい値電圧のレベルに達して前記メモリセルがプログラム状態になるまで、前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップを具えていることを特徴とするメモリセルの動作方法。 - 前記ゲートと前記第1接合領域との間に電圧バイアスを印加するステップが、前記第1接合領域に正電圧を印加して、前記ゲートに負電圧を印加するステップを具えていることを特徴とする請求項13に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、不均等な大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項13に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記第1接合領域に印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項15に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えている
ことを特徴とする請求項13に記載の方法。 - 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記第1接合領域に印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項17に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、不均等な大きさの電圧パルス列を前記第1接合領域に印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項13に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項19に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記第1接合領域に印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項13に記載の方法。
- 前記ゲートと前記第1接合領域との間の前記電圧バイアスを1回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復するステップを具えていることを特徴とする請求項21に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/757073 | 2004-01-14 | ||
US10/757,073 US7031196B2 (en) | 2002-03-29 | 2004-01-14 | Nonvolatile semiconductor memory and operating method of the memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005203075A true JP2005203075A (ja) | 2005-07-28 |
JP4801897B2 JP4801897B2 (ja) | 2011-10-26 |
Family
ID=34620678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004334353A Expired - Fee Related JP4801897B2 (ja) | 2004-01-14 | 2004-11-18 | 不揮発性半導体メモリ及びこのメモリの動作方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7031196B2 (ja) |
EP (1) | EP1555673B1 (ja) |
JP (1) | JP4801897B2 (ja) |
CN (1) | CN1670943B (ja) |
DE (1) | DE602004010055T2 (ja) |
TW (1) | TWI247310B (ja) |
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- 2004-09-27 EP EP04022958A patent/EP1555673B1/en not_active Expired - Fee Related
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- 2004-11-10 CN CN2004100858540A patent/CN1670943B/zh not_active Expired - Fee Related
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DE602004010055D1 (de) | 2007-12-27 |
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TW200523930A (en) | 2005-07-16 |
CN1670943B (zh) | 2012-06-20 |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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|
A521 | Request for written amendment filed |
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|
RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
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A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |