TWI415224B - 多階記憶胞捕捉動態隨機存取記憶體 - Google Patents
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Description
本發明係關於記憶裝置，特別是一種多階記憶胞捕捉動態隨機存取記憶體。
動態隨機存取記憶體係一主要半導體產品，其係應用在電腦核心記憶體與許多其他電子消費裝置中。動態隨機存取記憶體記憶胞中兩種常使用的佈局設計係平面記憶胞與堆疊記憶胞。在一平面記憶胞結構中，該記憶胞係由該基板開始建構。該記憶胞的電容係由位在該多晶矽記憶胞板與該基板之間的一介電二氧化矽層所形成。在一堆疊記憶細胞結構中，該記憶胞如同該平面記憶胞係由該基板開始建構。而該介電層係部分夾於兩層多晶矽之間，以產生一大面積的電容表面。
第1圖繪示習知技術之具有1位元記憶胞的一平面電容動態隨機存取記憶體100之示意圖。該記憶體結構100包含一金氧半(MOS)電晶體101與一電容103。該記憶體結構100包含具有n＋雜質擴散區域105之一p－型基板102。一通道氧化物層104係形成在p－型基板102作為MOS電晶體101之一源極105a與一汲極105b的n＋雜質區域105之上。一多晶矽層106係形成在該通道氧化物層104之上。該多晶矽層之一第一部位106a作為MOS電晶體101之一控制閘極之用。而該多晶矽層之一第二部位106b形成該儲存電容103之部分。該記憶結構可被配置在一個或多個陣列中。在此等配置中，每一電容103功能為可儲存一記憶位元之一記憶元件。每一MOS電晶體101透過字元線、位元線及感測放大器(未示)來控制該記憶儲存元件之寫入、抹除及讀取，就如同習之技藝者所熟知。因為消費
性電子產品密度增加之需求，記憶裝置有必要在記憶晶片中占更少的空間。然而，為了維持資料偵測和保留，在該儲存電容的大小上能有較少之著墨點，使得採用傳統動態隨機存取記憶體要增加密度係非常之困難。
第2圖繪示習知技術之具有1位元記憶胞的一無電容絕緣層上覆矽(SOI)捕捉動態隨機存取記憶體200之示意圖。該記憶結構200包含一p－型基板202。一氧化物層204(例如：二氧化矽)形成於該p－型基板202之上，以及一矽層206形成於該氧化物層204之上，已完成該絕緣層上覆矽(SOI)(矽－絕緣－矽)多層結構。該矽層包含n＋雜質擴散區域205，而做為一源極205a與一汲極205b之用。一氧化物層208形成於該矽層206之上，以及一閘極氧化物層210形成於該氧化物層208之上。而該閘極氧化物層210做為一控制閘極之用。在操作上，施加控制電壓於該控制閘極、源極和汲極，而從該矽層206注射或移除電荷載子。該電荷係被「捕捉」在該矽層206，而不是被儲存在一儲存電容。該矽層206(或稱浮動體)做為一電荷儲存層之用。舉例來說，記憶裝置200之該絕緣層上覆矽多層結構可以使用一氧氣離子束佈植製程來形成一埋入的二氧化矽層。替代的方式，可以使用晶圓接合製程或其他在習知技藝中所熟知的方法之一來達成。該無電容絕緣層上覆矽結構200比起第1圖之平面電容動態隨機存取記憶體100需要更少的空間，但仍是需要一種更簡單的記憶結構製程。此外也因為消費性電子產品密度增加之需求，需要對每一記憶胞可儲存超過1位元資料之記憶裝置。
第3圖繪示習知技術之具有1位元記憶胞浮動閘極電性可抹除程式化唯讀記憶體(EEPROM)快閃記憶體之一金屬－氧化物－氮化物－氮化物－矽(MONNS)記憶結構300之示意圖。
該記憶結構300包含具有n＋雜質擴散區域303之一p－型基板302，而該n＋雜質擴散區域303做為一源極303a與一汲極303b之用。一第一氮化物層304(例如：氮化矽)形成在該p－型基板302之上。一第二氮化物層306(例如：氮化矽)形成在該第一氮化物層304之上。一氧化物層308形成在該第二氮化物層306之上。一金屬層310形成在該氧化物層308之上。在操作上，該第二氮化物層306做為電荷捕捉及儲存層之用，而該第一氮化物層304僅做為一低阻障高度介電層之用。比起第2圖之無電容絕緣層上覆矽(SOI)捕捉動態隨機存取記憶體200，該MONNS快閃記憶體結構300具有一更簡單的製程。然而，卻不適用於高速記憶體應用，例如：動態隨機存取記憶體。此外也因為消費性電子產品密度增加之需求，需要對每一記憶胞可儲存超過1位元資料之記憶裝置。
本發明之一目的在於提供包含至少一多階記憶胞之一捕捉動態存取記憶裝置。每一多階記憶胞被組態來儲存n個位元(而n係一整數)，其中該複數位元係藉由在一電荷儲存層捕捉電荷載子被儲存，而該電荷載子係藉由施加一電壓來設定或重置該記憶胞的臨界電壓Vt
至2n
階層之一。本發明之另一目的在於揭露包含複數個多階記憶胞之一捕捉動態存取記憶裝置。每一多階記憶胞具有一控制閘極及一電荷儲存層還儲存n個位元(而n係一整數)，而該電荷儲存層藉由施加一電壓來設定或重置該記憶胞的臨界電壓Vt
至2n
階層之一，來捕捉注射出的電荷載子。該記憶裝置更包含複數個耦合於該記憶胞之該控制閘極和該電荷儲存層的字元線及位元線。
本發明之另一目的在於提供製造一多階記憶胞捕捉動態存取記憶裝置。在一基板上形成源極與汲極區域。一電荷儲存
層形成於該基板之上。一絕緣層形成於該電荷儲存層之上。一多晶矽層形成於該絕緣層之上
本發明之另一目的在於提供程式化、抹除、及重新程式化一捕捉動態隨機儲存記憶裝置，而其具有一多階記憶胞被組態來儲存n個位元(而n係一整數)，而該電荷儲存層藉由施加一電壓來設定或重置該記憶胞的臨界電壓vt至2n階層之一，來捕捉注射出的電荷載子，而該記憶胞被一多晶矽控制閘極所控制。藉由施加一第一電壓至該控制閘極，來程式化該記憶胞至代表n個位元之一第一2n複數階層。經過一段時間後更新該記憶胞，來重新程式化該記憶胞至該第一2n複數階層。藉由施加一第二電壓至該控制閘極，來抹除該程式化的記憶胞至代表該記憶胞之一抹除狀態之一第二2n複數階層。而為了儲存n個位元，抹除該記憶胞可發生在重新程式化該記憶胞之前，或可發生在重新程式化該記憶胞之後。
前述之發明內容與接下來的實施方式，應當參照附加的相關例示性圖式時，會有更佳之理解。然而，可理解的是本發明並不侷限於圖式中所呈現之佈置排列與構造。
本發明之例示性實施例可參照所揭露實施例之相關圖式做為參考。若可能，各圖式間若為相同元件則使用相同的元件標號。以下實施例係藉由使用一多階記憶胞結構、一簡單的製程、以及在程式化與抹除操作上更快的反應時間，而提供一可儲存高密度位元之更密集記憶胞結構，來克服在先前技術中記憶裝置的缺點。
第4圖繪示一多階記憶胞(MLC)捕捉動態隨機存取記
憶體(TDRAM)之一實施例。該記憶結構400包含具有n＋雜質擴散區域403之一p－型基板402，而該n＋雜質擴散區域403做為一源極403a與一汲極403b之用。一電荷儲存層，在此所示為氮化物層404(例如氮化矽)形成在該p－型基板402之上。舉例來說，該電荷儲存層可以包含矽豐氮化物、矽豐氮化矽、矽豐氮氧化矽、矽豐氧化矽、鍺豐氮化鍺、鍺豐氧化鍺、及鍺豐氮氧化鍺之一層。一絕緣層，在此所示為氧化物層406，形成在該氮化物層404之上。該氧化物層406可包含例如：二氧化矽、氮化矽、氧化鋁、氧化鉿或其他高介電係數之阻障材料。一多晶閘極層408形成在該氧化物層406之上，其係做為一控制閘極之用。在操作上，該氮化物層404做為電荷捕捉和儲存層之用。
接下來，將描述具有一多階記憶胞捕捉動態隨機存取記憶體之記憶裝置的各種操作。第5A圖至第5B圖繪示程式化及抹除一單階捕捉動態隨機存取記憶體之記憶裝置的實施例。在此等實施例中，一記憶裝置中每一記憶胞儲存1位元，而對應至兩種不同狀態：0和1。在第5A圖中，藉由施加一控制閘極電壓(Vg＝18V)配合著一源極503a電壓(Vs＝0V)、一汲極503b電壓(Vd＝0V)和一基板502電壓(Vsub＝0V)，來進行程式化將一資料位元儲存在該記憶胞中(例如，將該記憶胞程式化至0狀態)。如此，電子將由該汲極503b區域被注射至該電荷儲存層(在此所示為氮化物層504)以及被捕捉。該氧化物層506做為一絕緣層之用。電子注射至該氮化物層504提高該記憶胞之臨界電壓Vt並程式化該記憶胞。
在第5B圖中，藉由施加一控制閘極電壓(Vg＝－18V)配合著一源極503a電壓(Vs＝0V)、一汲極503b電壓(Vd＝0V)和一基板502電壓(Vsub＝0V)，而抹除該資料位元(例如，
將該記憶胞抹除至1狀態)。如此，電洞將由該汲極503b區域被注射至該氮化物層504(例如：移除電子)。如此降低該記憶胞之臨界電壓並抹除該記憶胞。
第6A圖至第6D圖繪示程式化及抹除一多階捕捉動態隨機存取記憶體之記憶裝置的實施例。在此等實施例中，一記憶裝置中每一記憶胞儲存2位元，而對應至四種不同狀態：00、01、10和11。在第6A圖中，藉由施加一控制閘極電壓(Vg＝20V)配合著一源極603a電壓(Vs＝0V)、一汲極603b電壓(Vd＝0V)和一基板602電壓(Vsub＝0V)，來程式化該記憶胞至該00狀態。如此，電子將由該汲極603b區域被注射至該電荷儲存層(在此所示為氮化物層604)以及被捕捉。該氧化物層606做為一絕緣物之用。電子注射至該氮化物層604提高該記憶胞之臨界電壓Vt至一第一階層Vt1，並程式化該記憶胞至該00狀態。
在第6B圖中，藉由施加一控制閘極電壓(Vg＝18V)配合著一源極603a電壓(Vs＝0V)、一汲極603b電壓(Vd＝0V)和一基板602電壓(Vsub＝0V)，來程式化該記憶胞至該01狀態。如此，電子將由該汲極603b區域被注射至該氮化物層604以及被捕捉。該氧化物層606做為一絕緣層之用。電子注射至該氮化物層604提高該記憶胞之臨界電壓Vt至一第二階層Vt2(較低於Vt1)，並程式化該記憶胞至該01狀態。
在第6C圖中，藉由施加一控制閘極電壓(Vg＝16V)配合著一源極603a電壓(Vs＝0V)、一汲極603b電壓(Vd＝0V)和一基板602電壓(Vsub＝0V)，來程式化該記憶胞至該10狀態。如此，電子將由該汲極603b區域被注射至該氮化物層604以及被捕捉。該氧化物層606做為一絕緣層之用。電子注射至
該氮化物層604提高該記憶胞之臨界電壓Vt至一第三階層Vt3(較低於Vt1與Vt2)，並程式化該記憶胞至該10狀態。
在第6D圖中，藉由施加一控制閘極電壓(Vg＝－18V)配合著一源極603a電壓(Vs＝0V)、一汲極603b電壓(Vd＝0V)和一基板602電壓(Vsub＝0V)，來抹除該記憶胞至該11狀態。如此，電洞將由該汲極603b區域被注射至該氮化物層604(例如：移除電子)。電洞注射至該氮化物層604降低該記憶胞之臨界電壓Vt至一第四階層Vt4(較低於Vt1、Vt2與Vt3)，並抹除該記憶胞至該11狀態。
對於上述第5A圖至第5B圖以及第6A圖至第6D圖之實施例，在程式化、抹除、讀取操作過程中，一動態隨機存取記憶體可包含數以百萬甚至是數十億的記憶胞被安置於陣列及巨集方塊中，並搭配著字元線來存取記憶胞之列，以及位元線來存取該電荷儲存層和控制閘極。此外，其他電路及邏輯(未示)包含感測放大器可被運用在上述記憶結構中，來執行此等操作。同樣地，相同的記憶結構也可用在一非揮發靜態隨機存取記憶裝置(SRAM)。
第7圖繪示對於一多階記憶胞捕捉動態隨機存取記憶體程式化、更新、及抹除資料之一方法實施例的流程圖。該方法700由一程式化起始(步驟702)。程式化該記憶胞至00、01及10階層，如第6A圖至第6C圖所示(步驟704)。當所有記憶胞被程式化後，則完成程式化(步驟706)。執行一確認步驟來決定是否新資料被輸入(步驟708)。若是，抹除該記憶胞至該11階層，如第6D圖所示(步驟709)，以及該方法回復到步驟702。若否，則經過一段時間後，有一電荷流失(步驟710)。然後，此等記憶胞必須重新程式化至00、01及10
階層(步驟712)。然後該方法進行到步驟709並等待新資料。
第8圖繪示對於一多階記憶胞捕捉動態隨機存取記憶體程式化、更新、及抹除資料之另一方法實施例的流程圖。該方法800由一程式化起始(步驟802)。程式化該記憶胞至00、01及10階層，如第6A圖至第6C圖所示(步驟804)。當所有記憶胞被程式化後，則完成程式化(步驟806)。執行一確認步驟來決定是否新資料被輸入(步驟808)。若是，抹除該記憶胞至該11階層，如第6D圖所示(步驟809)，以及該方法回復到步驟802。若否，則經過一段時間後，有一電荷流失(步驟810)。抹除該記憶胞至11階層(步驟811)。然後，此等記憶胞必須重新程式化至00、01及10階層(步驟812)。然後該方法進行到步驟809並等待新資料。
就熟知技藝之人士而言，，可依據不偏離本發明廣泛概念之上述實施例而進行修改。因此，惟應了解本發明並不侷限在所述特定實施例，更涵蓋依照本發明申請專利範圍中之精神與範圍的修改。
100‧‧‧電容動態隨機存取記憶體
101‧‧‧MOS電晶體
103‧‧‧電容
104‧‧‧通道氧化物層
105、205、303、403‧‧‧n＋雜質擴散區域
105a、205a、303a、403a、503a、603a‧‧‧源極
105b、205b、303b、403b、503b、603b‧‧‧汲極
106‧‧‧多晶矽層
106a‧‧‧多晶矽層之第一部位
106b‧‧‧多晶矽層之第二部位
200‧‧‧無電容絕緣層上覆矽捕捉動態隨機存取記憶體
202、302、402‧‧‧p－型基板
204、208、406‧‧‧氧化物層
206‧‧‧矽層
300‧‧‧金屬－氧化物－氮化物－氮化物－矽記憶結構
304‧‧‧第一氮化物層
306‧‧‧第二氮化物層
308‧‧‧金屬層
400‧‧‧多階記憶胞捕捉動態隨機存取記憶體
404、504、604‧‧‧氮化物層
408‧‧‧多晶閘極層
502、602‧‧‧基板
第1圖繪示一傳統的平面電容動態隨機存取記憶體之結構。
第2圖繪示一傳統的絕緣層上覆矽(SOI)捕捉動態隨機存取記憶體之結構。
第3圖繪示一快閃記憶裝置之結構。
第4圖繪示一多階記憶胞(MLC)捕捉動態隨機存取記憶
體(TDRAM)之一實施例。
第5A圖至第5B圖繪示程式化與抹除一單階記憶胞捕捉動態隨機存取記憶體之記憶裝置實施例。
第6A圖至第6D圖繪示程式化與抹除一多階記憶胞捕捉動態隨機存取記憶體之記憶裝置實施例。
第7圖繪示在一多階記憶胞捕捉動態隨機存取記憶體中，程式化、更新與抹除資料之方法的一流程圖。
第8圖繪示在一多階記憶胞捕捉動態隨機存取記憶體中，程式化、更新與抹除資料之方法的一流程圖。
402‧‧‧p－型基板
403a‧‧‧源極
403b‧‧‧汲極
404‧‧‧氮化物層
406‧‧‧氧化物層
408‧‧‧多晶閘極層
Claims (13)
- 一種製造揮發性記憶體之方法，包含：在一基板形成源極和汲極區域；一電荷儲存層形成於該基板之上，其中該電荷儲存層儲存n個位元，而n係一整數，該電荷儲存層藉由施加一電壓來設定或重置該記憶胞的臨界電壓Vt 至2n 階層之一，來捕捉注射出的電荷載子；一絕緣層形成於該電荷儲存層之上；以及一多晶矽層形成於該絕緣層之上。
- 如申請專利範圍第1項所述之方法，其中形成該電荷儲存層包含由矽豐氮化物、氮化矽、氮氧化矽、氧化矽、二氧化矽、氮化鍺、氧化鍺及氮氧化鍺之一所形成。
- 如申請專利範圍第1項所述之方法，其中該多晶矽層做為一控制閘極之用。
- 如申請專利範圍第1項所述之方法，其中該絕緣層係做為防止電荷由該電荷儲存層流失之用。
- 如申請專利範圍第1項所述之方法，其中形成該絕緣層包含由二氧化矽、氮化矽、氧化鋁及氧化鉿之一層所形成。
- 一種揮發性記憶裝置，包含：一電荷儲存層形成於一基板之上，其中該電荷儲存層儲存n個位元，而n係一整數，該電荷儲存層藉由施加一電壓來設定或重置該記憶胞的臨界電壓Vt 至2n 階層之一，來捕捉注射出的電荷載子；一絕緣層形成於該電荷儲存層之上；以及 一多晶矽層形成於該絕緣層之上。
- 如申請專利範圍第6項所述之揮發性記憶裝置，其中該電荷儲存層包含矽豐氮化物、氮化矽、氮氧化矽、氧化矽、二氧化矽、氮化鍺、氧化鍺及氮氧化鍺之一。
- 如申請專利範圍第6項所述之揮發性記憶裝置，其中該多晶矽層做為一控制閘極之用。
- 如申請專利範圍第6項所述之揮發性記憶裝置，其中該絕緣層係做為防止電荷由該電荷儲存層流失之用。
- 如申請專利範圍第6項所述之揮發性記憶裝置，其中該絕緣層包含二氧化矽、氮化矽、氧化鋁及氧化鉿之一。
- 一種操作捕捉動態隨機存取記憶裝置的方法，該捕捉動態隨機存取記憶裝置具有一多階記憶胞被組態於一基板之上的一電荷儲存層中儲存n個位元，而n係一整數，該電荷儲存層藉由施加一電壓來設定或重置該記憶胞的臨界電壓Vt 至2n 階層之一，來捕捉注射出的電荷載子，而該記憶胞被一多晶矽控制閘極所控制，該方法包含：藉由施加一第一電壓至該控制閘極，來程式化該記憶胞至代表複數位元之一的第一2n 複數階層；以及經過一段時間後更新該記憶胞，來重新程式化該記憶胞至該第一2n 複數階層，其中該電荷儲存層矽直接放置於該基板之上。
- 如申請專利範圍第11項所述之方法，更包含：藉由施加一第二電壓至該控制閘極，來抹除該記憶胞至代表 該記憶胞之一抹除狀態的一第二2n 複數階層。
- 如申請專利範圍第12項所述之方法，更包含：藉由施加一第三電壓至該控制閘極，來程式化該記憶胞至代表n個位元的一第三2n 複數階層。
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