CN108962318A - Eeprom阵列及其操作方法 - Google Patents

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Abstract

本发明公开了一种EEPROM阵列，由多个存储单元进行行列排列而成；同一行的各存储单元具有如下结构：相邻的多个存储单元组成一个字节单元且同一行中包括多个字节单元；同一行的各字节单元对应的存储单元的控制栅都连接到同一行对应的第一字线；同一行的各字节单元对应的存储单元的选择栅都连接到同一行对应的第二字线；各字节单元之间设置有字线切换电路；各字线切换电路的控制端连接字节列选择线，输入端连接对应的字节列字线，输出端连接第二字线；字节列选择线选中时字线切换电路导通。本发明还公开了一种EEPROM阵列的操作方法。本发明成本低且可靠性高。

Description

EEPROM阵列及其操作方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种电可擦除可编程只读存储器(EEPROM)阵列。本发明还涉及一种EEPROM阵列的操作方法。
背景技术
如图1所示，是现有EEPROM的存储单元的结构图；各存储单元包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区103和漏区102。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第二栅极结构105由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述源区103和所述漏区102之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区103和所述漏区102之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110连接字线CG102；所述第三栅极结构106的多晶硅控制栅110连接字线CG101；所述第二栅极结构105的多晶硅栅112连接字线WL。
所述第一栅极结构104作为信息存储位(storage bit)，所述第三栅极结构106作为导通栅极(pass gate)；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(select gate)。
源区103连接到源极线SL，漏区102连接到位线BL。
现有EEPROM阵列在擦出操作时容易在不同字节间产生相互干扰从而降低可靠性。另外，图1所示的存储单元具有3个栅极结构，现有技术中以图1所示的存储单元形成的阵列结构中会将每个存储单元的源极线SL分开设置，导致阵列结构面积比较大且成本较高。
发明内容
本发明所要解决的技术问题是提供一种EEPROM阵列，具有成本低和可靠性高的优点。为此，本发明还提供一种EEPROM阵列的操作方法。
为解决上述技术问题，本发明提供的EEPROM阵列由多个存储单元进行行列排列而成。
同一行的各所述存储单元具有如下结构：
相邻的多个所述存储单元组成一个字节单元且同一行中包括多个所述字节单元。
同一行的各所述字节单元对应的存储单元的控制栅都连接到同一行对应的第一字线。
同一行的各所述字节单元对应的存储单元的选择栅都连接到同一行对应的第二字线。
各所述字节单元之间设置有字线切换电路。
各所述字线切换电路的控制端连接字节列选择线，各所述字线切换电路的输入端连接对应的字节列字线，各所述字线切换电路的输出端连接所述第二字线；在所述字节列选择线选中时所述字线切换电路导通并将对应的所述字节列字线连接到所述第二字线；在所述字节列选择线未选中时所述字线切换电路截止，所述第二字线和对应的所述字节列字线断开。
进一步的改进是，各所述字节单元由同一行的相邻的8个所述存储单元组成。
进一步的改进是，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构的多晶硅控制栅和所述第三栅极结构的多晶硅控制栅连接在一起并作为所述存储单元的控制栅。
所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，所述浮栅为多晶硅浮栅。
进一步的改进是，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
进一步的改进是，同一列的各所述存储单元的源区都连接到同一列对应的源极线。
进一步的改进是，相邻两列的各所述存储单元共用同一根所述源极线。
进一步的改进是，同一列的各所述存储单元的漏区都连接到同一列对应的位线。
进一步的改进是，所述位线和灵敏放大器相连，通过所述灵敏放大器读取所述存储单元存储的信息。
进一步的改进是，所述灵敏放大器包括参考电流以及用于对所述参考电流和所述位线电流进行比较的比较放大器。
进一步的改进是，所述字线切换电路由第一NMOS管组成，所述第一NMOS管的栅极作为控制端连接所述字节列选择线，所述第一NMOS管的源极作为输入端连接所述字节列字线，所述第一NMOS管的漏极作为输出端连接所述第二字线。
为解决上述技术问题，本发明提供的EEPROM阵列的操作方法中：
编程(Program)操作的步骤包括：
通过所述存储单元对应的所述第一字线加第一正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第二正电压，通过所述源极线加第三正电压，通过所述位线加编程电流。
读取(Read)操作的步骤包括：
通过所述存储单元对应的所述第一字线加第四正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第五正电压，通过所述源极线加0V电压，通过所述位线加读取电流。
擦除(Erase)操作的步骤包括：
通过所述存储单元对应的所述第一字线加第一负正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第一正电压，通过所述源极线加0V电压，通过所述位线加0V电压。
进一步的改进是，所述第一正电压为8V，所述第二正电压为1.5V，所述第三正电压为5V；所述第四正电压为0V～电源电压，所述第五正电压为2V～4V；所述第一负电压为-7V；所述编程电流为1μA；所述读取电流对应的压降为0.8V。
本发明通过字线切换电路将每个字节的字线分开，能避免擦出操作时不同字节间的相互干扰而具备可靠性高的优点。
另外，本发明的EEPROM阵列中相邻存储单元共用源极线，能节省芯片面积而具有成本低的优点。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有EEPROM的存储单元的结构图；
图2是本发明实施例EEPROM阵列的字节单元的结构图；
图3是在图2的字节单元的基础上形成的本发明实施例EEPROM阵列的结构图；
图4是图3中的字线切换电路的结构图；
图5是本发明实施例采用的灵敏放大器的结构图。
具体实施方式
如图2所示，是本发明实施例EEPROM阵列的字节单元2的结构图；图3是在图2的字节单元2的基础上形成的本发明实施例EEPROM阵列的结构图；本发明实施例EEPROM阵列由多个存储单元1进行行列排列而成。
同一行的各所述存储单元1具有如下结构：
相邻的多个所述存储单元1组成一个字节单元2且同一行中包括多个所述字节单元2。本发明实施例中，各所述字节单元2由同一行的相邻的8个所述存储单元1组成。
本发明实施例中，各存储单元1采用图1所示的结构，包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区103和漏区102。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第二栅极结构105由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述源区103和所述漏区102之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区103和所述漏区102之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
本发明实施例中，所述半导体衬底1为硅衬底。所述源区103和所述漏区102都由N+区组成，所述半导体衬底1为P型掺杂。所述浮栅108为多晶硅浮栅。所述第一栅介质层107的材料为氧化层，所述第二栅介质层109的材料为氧化层，所述第三栅介质层111的材料为氧化层。
所述第一栅极结构104的多晶硅控制栅110连接字线CG102；所述第三栅极结构106的多晶硅控制栅110连接字线CG101。所述第二栅极结构105的多晶硅栅112连接字线WL。
本发明实施例中，所述第一栅极结构104的多晶硅控制栅110和所述第三栅极结构106的多晶硅控制栅110连接在一起并作为对应的存储单元1的控制栅，即图1中的字线CG101和CG102会连接在一起。图2中，同一行的各所述字节单元2对应的存储单元1的控制栅都连接到同一行对应的第一字线；图2中第一字线用CG表示，根据第一字线所处的行不同，分别用CG0、CG1等表示，其中CG0表示第一行对应的第一字线，CG1表示第二行对应的第一字线。
本发明实施例中，存储单元1的所述第二栅极结构105的多晶硅栅112作为选择栅，图2中，同一行的各所述字节单元2对应的存储单元1的选择栅都连接到同一行对应的第二字线；图2中第二字线用WL表示，根据第二字线所处的行不同，分别用WL0、WL1等表示，其中WL0表示第一行对应的第二字线，WL1表示第二行对应的第二字线。
同一列的各所述存储单元1的源区103都连接到同一列对应的源极线SL。
相邻两列的各所述存储单元1共用同一根所述源极线SL；图2中，显示了两根所述源极线，分别用SL0和SL1表示。
同一列的各所述存储单元1的漏区102都连接到同一列对应的位线BL。图2中，显示了四根所述位线，分别用BL0、BL1、BL2和BL3表示。
参考图3所示，各所述字节单元2之间设置有字线切换电路3。图3中显示了一行对应的所述字节单元2和字线切换电路3。实际上，同一EEPROM阵列中包括多行，各行的所述字节单元2都对齐并形成一个整体的字节单元多行结构，各行的所述字节单元2之间的字线切换电路3也对齐并形成一个整体的字线切换电路3多行结构。
如图4所示，是图3中的字线切换电路的结构图；各所述字线切换电路3的控制端连接字节列选择线Byte_sel，各所述字线切换电路3的输入端连接对应的字节列字线Lwl，各所述字线切换电路3的输出端连接所述第二字线WL。图4中，显示了两列字节列选择线，分别用Byte_sel0和Byte_sel1表示；显示了两列字节列字线，分别用Lwl0和Lwl1表示。本发明实施例中，所述字线切换电路3由第一NMOS管NM1组成，所述第一NMOS管NM1的栅极作为控制端连接所述字节列选择线Byte_sel，所述第一NMOS管NM1的源极作为输入端连接所述字节列字线Lwl，所述第一NMOS管NM1的漏极作为输出端连接所述第二字线WL。
在所述字节列选择线Byte_sel选中时所述字线切换电路3导通并将对应的所述字节列字线Lwl连接到所述第二字线WL；在所述字节列选择线Byte_sel未选中时所述字线切换电路3截止，所述第二字线WL和对应的所述字节列字线Lwl断开。
如图5所示，是本发明实施例采用的灵敏放大器的结构图。所述位线BL和灵敏放大器相连，通过所述灵敏放大器读取所述存储单元1存储的信息。
所述灵敏放大器包括参考电流Iref以及用于对所述参考电流Iref和所述位线BL电流即Icell进行比较的比较放大器。图5中，所述灵敏放大器包括镜像连接的PMOS管PM1和PM2。PMOS管PM1的漏极通过NMOS管NM2连接导电位BL，存储单元电流即Icell为流过所述位线BL和所述源极线SL之间的电流；在NMOS管NM2的栅极和源极之间连接有反相器201。PMOS管PM2的漏极连接参考电流Iref，PMOS管PM2的漏极通过反相器202输出读取信号Sout。
本发明实施例EEPROM阵列的操作方法中：
编程操作的步骤包括：
通过所述存储单元1对应的所述第一字线CG加第一正电压，通过所述存储单元1对应的所述字节单元2的所述字线切换电路3给对应的所述第二字线WL加第二正电压，通过所述源极线SL加第三正电压，通过所述位线BL加编程电流。
读取操作的步骤包括：
通过所述存储单元1对应的所述第一字线CG加第四正电压，通过所述存储单元1对应的所述字节单元2的所述字线切换电路3给对应的所述第二字线WL加第五正电压，通过所述源极线SL加0V电压，通过所述位线BL加读取电流。
擦除操作的步骤包括：
通过所述存储单元1对应的所述第一字线CG加第一负正电压，通过所述存储单元1对应的所述字节单元2的所述字线切换电路3给对应的所述第二字线WL加第一正电压，通过所述源极线SL加0V电压，通过所述位线BL加0V电压。
以一个具体参数为例，所述第一正电压为6～9V，所述第二正电压为1.2～1.5V，所述第三正电压为4～6V；所述第四正电压为0V～电源电压，所述第五正电压为2V～4V；所述第一负电压为-6～-9V；所述编程电流为0.5μA～3μA；所述读取电流对应的压降为0.8V。具体数据可以参考表一。
表一
CG WL SL BL
编程 6～9V 1.2～1.5V 4～6V 0.5～3μA
读取 0V～Vdd 2V～4V 0V ～0.8V
擦除 -6～-9V 6～9V 0V 0V
对于整个阵列的操作，不同所述字节单元2之间的擦除操作通过所述字线切换电路3选中相应所述字节单元2的字线而发生。
同一个所述字节单元2之间的读操作能通过本发明实施例的灵敏放大器操作而避免图2中位线BL1和BL2间耦合的影响；也能通过图3中相邻的所述字节单元2的交替读操作而避免BL1和BL2间耦合的影响。
同一所述字节单元2之间的编程操作，需要编程的所述存储单元1对应的位线BL上施加0.5～3μA电流，而不需要编程的所述存储单元1对应的位线BL上施加2～6V的电压。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种EEPROM阵列，其特征在于：EEPROM阵列由多个存储单元进行行列排列而成；
同一行的各所述存储单元具有如下结构：
相邻的多个所述存储单元组成一个字节单元且同一行中包括多个所述字节单元；
同一行的各所述字节单元对应的存储单元的控制栅都连接到同一行对应的第一字线；
同一行的各所述字节单元对应的存储单元的选择栅都连接到同一行对应的第二字线；
各所述字节单元之间设置有字线切换电路；
各所述字线切换电路的控制端连接字节列选择线，各所述字线切换电路的输入端连接对应的字节列字线，各所述字线切换电路的输出端连接所述第二字线；在所述字节列选择线选中时所述字线切换电路导通并将对应的所述字节列字线连接到所述第二字线；在所述字节列选择线未选中时所述字线切换电路截止，所述第二字线和对应的所述字节列字线断开。
2.如权利要求1所示的EEPROM阵列，其特征在于：各所述字节单元由同一行的相邻的8个所述存储单元组成。
3.如权利要求1所述的EEPROM阵列，其特征在于：各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构的多晶硅控制栅和所述第三栅极结构的多晶硅控制栅连接在一起并作为所述存储单元的控制栅；
所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅。
4.如权利要求3所述的EEPROM阵列，其特征在于：所述半导体衬底为硅衬底。
5.如权利要求4所述的EEPROM阵列，其特征在于：所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
6.如权利要求3所述的EEPROM阵列，其特征在于：所述浮栅为多晶硅浮栅。
7.如权利要求6所述的EEPROM阵列，其特征在于：所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
8.如权利要求3所示的EEPROM阵列，其特征在于：同一列的各所述存储单元的源区都连接到同一列对应的源极线。
9.如权利要求8所示的EEPROM阵列，其特征在于：相邻两列的各所述存储单元共用同一根所述源极线。
10.如权利要求3所示的EEPROM阵列，其特征在于：同一列的各所述存储单元的漏区都连接到同一列对应的位线。
11.如权利要求10所示的EEPROM阵列，其特征在于：所述位线和灵敏放大器相连，通过所述灵敏放大器读取所述存储单元存储的信息。
12.如权利要求11所示的EEPROM阵列，其特征在于：所述灵敏放大器包括参考电流以及用于对所述参考电流和所述位线电流进行比较的比较放大器。
13.如权利要求1所示的EEPROM阵列，其特征在于：所述字线切换电路由第一NMOS管组成，所述第一NMOS管的栅极作为控制端连接所述字节列选择线，所述第一NMOS管的源极作为输入端连接所述字节列字线，所述第一NMOS管的漏极作为输出端连接所述第二字线。
14.如权利要求5所述的EEPROM阵列的操作方法，其特征在于：
编程操作的步骤包括：
通过所述存储单元对应的所述第一字线加第一正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第二正电压，通过所述源极线加第三正电压，通过所述位线加编程电流；
读取操作的步骤包括：
通过所述存储单元对应的所述第一字线加第四正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第五正电压，通过所述源极线加0V电压，通过所述位线加读取电流；
擦除操作的步骤包括：
通过所述存储单元对应的所述第一字线加第一负正电压，通过所述存储单元对应的所述字节单元的所述字线切换电路给对应的所述第二字线加第一正电压，通过所述源极线加0V电压，通过所述位线加0V电压。
15.如权利要求14所述的EEPROM阵列的操作方法，其特征在于：
所述第一正电压为6～9V，所述第二正电压为1.2～1.5V，所述第三正电压为4～6V；
所述第四正电压为0V～电源电压，所述第五正电压为2V～4V；
所述第一负电压为-6～-9V；
所述编程电流为0.5μA～3μA；
所述读取电流对应的压降为0.8V。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817624A (zh) * 2019-01-22 2019-05-28 上海华虹宏力半导体制造有限公司 存储器及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339644A (zh) * 2011-07-27 2012-02-01 聚辰半导体(上海)有限公司 存储器及其操作方法
CN102768857A (zh) * 2012-07-24 2012-11-07 上海宏力半导体制造有限公司 半导体存储器
CN103681681A (zh) * 2012-09-21 2014-03-26 上海华虹宏力半导体制造有限公司 双位元闪存及其制造方法和操作方法
CN105405463A (zh) * 2014-09-12 2016-03-16 上海华虹宏力半导体制造有限公司 存储器阵列

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339644A (zh) * 2011-07-27 2012-02-01 聚辰半导体(上海)有限公司 存储器及其操作方法
CN102768857A (zh) * 2012-07-24 2012-11-07 上海宏力半导体制造有限公司 半导体存储器
CN103681681A (zh) * 2012-09-21 2014-03-26 上海华虹宏力半导体制造有限公司 双位元闪存及其制造方法和操作方法
CN105405463A (zh) * 2014-09-12 2016-03-16 上海华虹宏力半导体制造有限公司 存储器阵列

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817624A (zh) * 2019-01-22 2019-05-28 上海华虹宏力半导体制造有限公司 存储器及其操作方法
US10957399B2 (en) 2019-01-22 2021-03-23 Shanghai Huahong Grace Semiconductor Manufacturing Corporation Memory and operation method thereof

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