KR20060053000A - 플래시 메모리를 위한 부스트된 기판/터브 프로그래밍 - Google Patents
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Abstract
Description
Claims (84)
- 비휘발성 메모리 장치의 동작 방법으로서,복수의 부동 게이트 메모리 셀의 NAND 아키텍처 메모리 어레이의 기판 터브 상에 프리차지 전압을 연결하는 단계;선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계; 및상기 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 포함하고,상기 복수의 부동 게이트 메모리 셀은 복수의 스트링으로 연결되는 방법.
- 제1항에 있어서,상기 비휘발성 메모리 장치는 플래시 메모리 장치와 EEPROM 메모리 장치 중 하나인 방법.
- 제1항에 있어서,상기 게이트 프로그래밍 전압은 대략 20V인 방법.
- 제1항에 있어서,상기 프리차지 전압은 대략 5V인 방법.
- 제1항에 있어서,상기 프로그램 전압은 대략 접지이고, 프로그램-금지 전압은 대략 Vcc인 방법.
- 제1항에 있어서,상기 선택된 개수의 스트링 중 각 스트링의 하나 이상의 선택되지 않은 부동 게이트 메모리 셀의 게이트에 패스 전압을 연결하는 단계를 더 포함하는 방법.
- 제6항에 있어서,상기 패스 전압 레벨은 대략 10V인 방법.
- 제1항에 있어서,상기 기판 터브 상에 프리차지 전압을 연결하는 단계 및 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, 기판 터브 상에 프리차지 전압을 연결하는 단계 및 프리차지 전압을 분리한 후 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 기판 터브 상에 프리차지 전압을 연결하는 단계 및 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, 기판 터브 상에 프리차지 전압을 연결하는 단계 및 프리차지 전압을 분리하기 전 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 기판 터브 상에 프리차지 전압을 연결하는 단계 및 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, 기판 터브 상에 프리차지 전압을 연결하는 단계, 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계, 및 게이트 프로그래밍 전압이 선택된 전압 레벨에 도달한 후 프리차지 전압을 분리하는 단계를 더 포함하는 방법.
- 제10항에 있어서,상기 선택된 전압 레벨은 대략 5V의 게이트 프로그래밍 전압 레벨인 방법.
- 제1항에 있어서,상기 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계는, 드레인 선택 게이트 트랜지스터를 통하여 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계는, 게이트 프로그래밍 전압이 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 연결될 때, 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계는, 선택된 개수의 스트링 중 각 스트링의 제1 부동 게이트 메모리 셀의 드레인에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
- 제1항에 있어서,작은 피처(feature) 저전압 회로 소자는 연결된 비트라인 회로 및 연결된 소 스 라인 회로에서 이용되는 방법.
- 제15항에 있어서,상기 연결된 비트라인 회로는 디코더 또는 멀티플렉서를 갖는 방법.
- 비휘발성 메모리 장치의 동작 방법으로서,메모리 어레이의 선택된 복수의 부동 게이트 메모리 셀 내에 캐리어의 채널을 생성하는 단계; 및기판 터브로부터 프리차지 전압을 제거하고, 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치하며, 선택된 개수의 스트링 중 각 스트링의 채널에 연결된 비트라인 상에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 배치함으로써, 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계를 포함하고,상기 메모리 셀은, 메모리 어레이에 연결되는 기판 터브 상에 프리차지 전압을 배치함으로써, 복수의 스트링으로 연결되는 방법.
- 제17항에 있어서,상기 비휘발성 메모리 장치는 플래시 메모리 장치와 EEPROM 메모리 장치 중 하나인 방법.
- 제17항에 있어서,상기 선택된 복수의 메모리 셀의 복수의 제어 게이트에 연결된 복수의 워드 라인을 고임피던스 상태로 배치하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 복수의 스트링에 연결된 복수의 비트라인을 고임피던스 상태로 배치하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 복수의 스트링에 연결된 적어도 하나의 소스 라인을 고임피던스 상태로 배치하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 복수의 스트링에 연결된 적어도 하나의 소스 라인 상에 대략 4.5V를 배치하는 단계를 더 포함하는 방법.
- 제22항에 있어서,상기 복수의 스트링에 연결된 적어도 하나의 소스 라인 상에 대략 4.5V를 배치하는 단계는, 복수의 스트링 중 각 스트링의 최종 부동 게이트 메모리 셀의 소스에 연결된 복수의 소스 라인 게이트 트랜지스터를 통하여 복수의 스트링에 연결된 적어도 하나의 소스 라인 상에 4.5V를 배치하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 복수의 스트링에 연결된 적어도 하나의 소스 라인 상에 대략 Vcc를 배치하는 단계를 더 포함하는 방법.
- 제24항에 있어서,상기 Vcc는 3.3V와 1.8V 중 하나인 방법.
- 제17항에 있어서,상기 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 선택된 개수의 스트링의 선택되지 않은 부동 게이트 메모리 셀 상에 패스 전압을 배치하는 단계를 더 포함하는 방법.
- 제26항에 있어서,상기 선택되지 않은 부동 게이트 메모리 셀 상에 패스 전압을 배치하는 단계는, 선택되지 않은 부동 게이트 메모리 셀 상에 대략 10V 패스 전압을 배치하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 선택된 부동 게이트 메모리 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치함으로써 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 선택된 부동 게이트 메모리 셀의 제어 게이트 상에 대략 20V 게이트 프로그래밍 전압을 배치함으로써 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계를 더 포함하는 방법.
- 제17항에 있어서,기판 터브 상에 프리차지 전압을 배치함으로써 선택된 복수의 부동 게이트 메모리 셀 내에 캐리어의 채널을 생성하는 단계는, 기판 터브 상에 대략 5V 프리차지 전압을 배치함으로써 선택된 복수의 부동 게이트 메모리 셀 내에 캐리어의 채널을 생성하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 기판 터브로부터 프리차지 전압을 제거함으로써 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 프리차지 전압을 제거하는 단계 및 기판 터브를 선택된 정상 기판 터브 전압으로 하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 기판 터브로부터 프리차지 전압을 제거함으로써 선택된 개수의 스트링 의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 프리차지 전압을 제거하는 단계 및 기판 터브를 접지하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 기판 터브로부터 프리차지 전압을 제거함으로써 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 선택된 부동 게이트 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치한 후 기판 터브로부터 프리차지 전압을 제거하는 단계를 더 포함하는 방법.
- 제32항에 있어서,상기 선택된 부동 게이트 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치한 후 기판 터브로부터 프리차지 전압을 제거하는 단계는, 게이트 프로그래밍 전압이 선택된 전압 레벨에 도달한 후 기판 터브로부터 프리차지 전압을 제거하는 단계를 더 포함하는 방법.
- 제33항에 있어서,상기 게이트 프로그래밍 전압의 선택된 전압 레벨은 대략 5V인 방법.
- 제17항에 있어서,상기 기판 터브로부터 프리차지 전압을 제거함으로써 선택된 개수의 스트링 의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계는, 선택된 부동 게이트 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치하기 전 기판 터브로부터 프리차지 전압을 제거하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 기판 터브에 연결된 소거 회로는 프리차지 전압을 생성하는 방법.
- 제17항에 있어서,저전압 회로 소자는 연결된 비트라인 회로 및 연결된 소스 라인 회로에서 이용되는 방법.
- NAND 아키텍처 부동 게이트 메모리 셀 스트링을 프로그래밍하는 방법으로서,상기 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계;상기 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계;상기 스트링의 하나 이상의 선택되지 않은 부동 게이트 메모리 셀의 게이트에 높은 패스 전압을 연결하는 단계; 및상기 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 포함하는 방법.
- 제38항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계는, 기판 터브에 프리차지 전압을 연결함으로써 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계를 더 포함하는 방법.
- 제38항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계 및 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계 및 프리차지 전압을 분리한 후 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
- 제38항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계 및 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계 및 프리차지 전압을 분리하기 전 스트링 의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
- 제38항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계 및 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계는, NAND 아키텍처 부동 게이트 메모리 셀 스트링 내에 캐리어의 채널을 프리차지하는 단계, 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계, 및 게이트 프로그래밍 전압이 선택된 전압 레벨에 도달한 후 프리차지 전압을 분리하는 단계를 더 포함하는 방법.
- 제38항에 있어서,상기 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계는, 게이트 프로그래밍 전압이 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 연결될 때 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
- NAND 아키텍처 부동 게이트 메모리 셀 어레이를 프로그래밍하는 방법으로서,상기 NAND 아키텍처 메모리 어레이의 기판 터브에 프리차지 전압을 인가하는 단계;선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀에 프로그래밍 전압을 인가하는 단계;상기 선택된 개수의 스트링 중 각 스트링의 하나 이상의 선택되지 않은 부동 게이트 메모리 셀에 패스 전압을 인가하는 단계; 및상기 선택된 개수의 스트링 중 각 스트링의 채널의 드레인에 프로그램 전압을 선택적으로 인가하는 단계를 포함하고,상기 NAND 아키텍처 메모리 어레이는 복수의 스트링으로 소스 드레인 간 직렬 연결된 복수의 부동 게이트 메모리 셀을 포함하는 방법.
- 제44항에 있어서,상기 선택된 개수의 스트링 중 각 스트링의 채널의 드레인에 프로그램 전압을 선택적으로 인가하는 단계는, 선택된 개수의 스트링 중 각 스트링의 채널의 드레인에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 인가하는 단계를 더 포함하는 방법.
- 부동 게이트 트랜지스터 메모리 셀을 프로그래밍하는 방법으로서,상기 부동 게이트 트랜지스터 메모리 셀이 형성되는 기판 터브 상에 프리차지 전압을 연결함으로써 부동 게이트 트랜지스터 메모리 셀 내에 캐리어의 채널을 생성하는 단계;선택된 개수의 스트링 중 각 스트링의 부동 게이트 트랜지스터 메모리 셀에 게이트 프로그래밍 전압을 연결하는 단계; 및상기 부동 게이트 트랜지스터 메모리 셀의 채널에 프로그램 전압 또는 프로그램-금지 전압을 연결하는 단계를 포함하는 방법.
- 제46항에 있어서,상기 부동 게이트 트랜지스터는 적어도 하나의 추가 부동 게이트 메모리 셀에 직렬로 연결되는 방법.
- 기판 터브;상기 기판 터브 내에 형성된 적어도 하나의 추가 부동 게이트 메모리 셀과 직렬인 부동 게이트 메모리 셀;상기 부동 게이트 메모리 셀의 게이트에 연결된 워드 라인;상기 부동 게이트 메모리 셀의 드레인에 연결된 비트라인; 및상기 부동 게이트 메모리 셀의 소스에 연결된 소스 라인을 포함하고,상기 메모리 장치는, 기판 터브 상의 프리차지 전압으로 부동 게이트 메모리 셀 내의 채널을 프리차지하고, 드레인에 선택적으로 연결되는 프로그램 전압 또는 프로그램-금지 전압과 게이트 상의 부동 게이트 프로그래밍 전압으로 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 메모리 장치.
- 제48항에 있어서,상기 부동 게이트 메모리 셀은 메모리 어레이 내에 배열된 복수의 부동 게이트 메모리 셀 중 하나이고, 복수의 메모리 셀은 소스 드레인 간 직렬로 연결된 각 스트링 내의 부동 게이트 메모리 셀과 복수의 메모리 셀의 스트링 내에 연결되고, 각 스트링의 제1 부동 게이트 메모리 셀의 드레인은 비트라인에 연결되고, 각 스트링의 최종 부동 게이트 메모리 셀의 소스는 소스 라인에 연결되는 메모리 장치.
- 제49항에 있어서,상기 부동 게이트 메모리 셀의 각 스트링의 제1 부동 게이트 메모리 셀의 드레인은 드레인 선택 게이트 트랜지스터에 연결되고, 최종 부동 게이트 메모리 셀의 소스는 소스 선택 게이트 트랜지스터에 연결되는 메모리 장치.
- 제49항에 있어서,상기 메모리 장치는, 기판 터브 상의 프리차지 전압으로 부동 게이트 메모리 셀의 선택된 스트링 내의 채널을 프리차지하고, 선택된 스트링의 제1 부동 게이트 메모리 셀의 드레인에 선택적으로 연결되는 프로그램 전압 또는 프로그램-금지 전압과 선택된 부동 게이트 메모리 셀의 게이트 상의 게이트 프로그래밍 전압으로 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 메모리 장치.
- 제49항에 있어서,상기 메모리 장치는, 부동 게이트 메모리 셀의 선택된 스트링의 선택되지 않은 부동 게이트 메모리 셀에 패스 전압을 연결하도록 구성되는 메모리 장치.
- 제48항에 있어서,상기 메모리 장치는, 게이트 상의 게이트 프로그래밍 전압과 프로그램 전압 또는 프로그램-금지 전압을 드레인에 선언함으로써 부동 게이트 메모리 셀을 프로그래밍하기 전 기판 터브의 프리차지 전압을 제거하도록 구성되는 메모리 장치.
- 제48항에 있어서,상기 메모리 장치는, 부동 게이트 메모리 셀을 프로그래밍하기 위해 게이트 상의 게이트 프로그래밍 전압과 프로그램 전압 또는 프로그램-금지 전압을 드레인에 선언한 후 기판 터브의 프리차지 전압을 제거하도록 구성되는 메모리 장치.
- 제54항에 있어서,상기 메모리 장치는, 게이트 프로그래밍 전압이 게이트 상에 선언되고 선택된 전압 레벨에 도달한 후 기판 터브의 프리차지 전압을 제거하도록 구성되는 메모리 장치.
- 제48항에 있어서,상기 메모리 장치는 비휘발성 메모리 장치인 메모리 장치.
- 로우 및 컬럼으로 배열되며 복수의 스트링 내에 연결되는 복수의 부동 게이트 메모리 셀을 갖는 적어도 하나의 기판 터브 상에 형성된 NAND 아키텍처 메모리 어레이;상기 부동 게이트 메모리 셀의 로우의 하나 이상의 게이트에 각각 연결되는 복수의 워드 라인;하나 이상의 스트링의 제1 부동 게이트 메모리 셀의 드레인에 각각 연결되는 복수의 비트라인; 및하나 이상의 스트링의 최종 부동 게이트 메모리 셀의 소스에 연결되는 적어도 하나의 소스 라인을 포함하는 플래시 메모리 장치로서,상기 플래시 메모리 장치는, 부동 게이트 메모리 셀의 복수의 스트링 내의 채널을 프리차지하기 위해 적어도 하나의 기판 터브 상에 프리차지 전압을 연결하도록 구성되고,상기 플래시 메모리 장치는, 연결된 워드 라인을 통하여 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 인가하고 연결된 비트라인을 통하여 선택된 프로그램 전압 또는 프로그램-금지 전압을 인가함으로써 부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 연결된 워드 라인을 통하여 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 인가하고 연결된 비트라인을 통하여 선택된 프로그램 전압 또는 프로그램-금지 전압을 인가함으로써 부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하기 전 기판 터브의 연결된 프리차지 전압을 제거하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 인가한 후 기판 터브의 연결된 프리차지 전압을 제거하도록 구성되는 플래시 메모리 장치.
- 제59항에 있어서,상기 플래시 메모리 장치는, 게이트 프로그래밍 전압이 선택된 부동 게이트 메모리 셀의 게이트에 인가되고 소정의 전압 레벨에 도달한 후 기판 터브의 프리차지 전압을 제거하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 기판 터브의 프리차지 전압을 선택적으로 조정하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 어레이의 부동 게이트 메모리 셀의 프로그래밍 교란 특성을 변경하기 위해 기판 터브의 프리차지 전압을 선택적으로 조정하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 기판 터브는 P형 도핑된 웰 영역인 플래시 메모리 장치.
- 제57항에 있어서,상기 기판 터브는, SOI(silicon on insulator) 영역인 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 복수의 워드 라인을 고임피던스 상태로 배치하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 선택된 전압으로 복수의 워드 라인을 구동하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 복수의 비트라인을 고임피던스 상태로 배치하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 선택된 전압으로 복수의 비트라인을 구동하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 하나 이상의 소스 라인을 고임피던스 상태로 배치하도록 구성되는 플래시 메모리 장치.
- 제57항에 있어서,상기 플래시 메모리 장치는, 프리차지 전압이 기판 터브에 인가되는 동안 선택된 전압으로 하나 이상의 소스 라인을 구동하도록 구성되는 플래시 메모리 장치.
- 직렬 스트링으로 소스 드레인 간 연결된 복수의 부동 게이트 메모리 셀을 갖는 기판 터브 상에 형성된 NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링을 포함하고,상기 기판 터브는, 스트링의 부동 게이트 메모리 셀의 채널 내의 캐리어를 프리차지하기 위해 프리차지 전압을 인가하도록 구성되고,상기 NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링은, 부동 게이트 메모리 셀 메모리 스트링의 채널에 연결된 프로그램 전압 또는 프로그램-금지 전압과 선택된 부동 게이트 메모리 셀의 게이트 상의 게이트 프로그래밍 전압을 배치함으로써 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 제71항에 있어서,상기 스트링의 부동 게이트 메모리 셀의 게이트에 각각 연결되는 복수의 워드 라인;상기 스트링의 제1 부동 게이트 메모리 셀의 드레인에 각각 연결되는 복수의 비트라인; 및상기 스트링의 최종 메모리 셀의 소스에 연결되는 적어도 하나의 소스 라인을 더 포함하는 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 제71항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링은, 부동 게이트 메모리 셀 메모리 스트링의 채널에 프로그램-금지 전압을 연결하도록 구성되는 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 제71항에 있어서,상기 부동 게이트 메모리 셀은 NMOS 부동 게이트 트랜지스터인 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 제71항에 있어서,상기 부동 게이트 메모리 셀은 PMOS 부동 게이트 트랜지스터인 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 제71항에 있어서,상기 NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링은, 인가된 프리차지 전압을 제거한 후 기판 터브를 능동으로 방전하도록 구성되는 NAND 아키텍처 부동 게이트 메모리 셀 스트링.
- 복수의 소거 블록 내에 로우 및 컬럼으로 배열되며 복수의 직렬 스트링 내에 소스 드레인 간 직렬 연결되는 복수의 부동 게이트 메모리 셀을 갖는 기판 터브 상에 형성된 NAND 아키텍처 메모리 어레이;제어 회로;상기 부동 게이트 메모리 셀의 로우의 하나 이상의 게이트에 각각 연결되는 복수의 워드 라인에 연결된 로우 디코더;드레인 제어 게이트 트랜지스터를 통하여 하나 이상의 스트링의 제1 부동 게이트 메모리 셀에 각각 연결된 복수의 비트라인; 및소스 제어 게이트 트랜지스터를 통하여 하나 이상의 스트링의 최종 메모리 셀에 연결된 적어도 하나의 소스 라인을 포함하는 NAND 아키텍처 플래시 메모리 장치로서,상기 제어 회로는, 부동 게이트 메모리 셀의 복수의 스트링 내의 캐리어의 채널을 프리차지하기 위해 기판 터브에 프리차지 전압을 연결하도록 구성되고,상기 NAND 아키텍처 플래시 메모리 장치는, 높은 패스 전압이 선택되지 않은 부동 게이트 메모리 셀의 게이트 상에 배치되는 동안 연결된 비트라인 상에 선택된 프로그램 전압 또는 프로그램-금지 전압을 배치하고 연결된 워드 라인을 통하여 선택된 부동 게이트 메모리 셀의 게이트 상에 게이트 프로그래밍 전압을 배치함으로써 부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 NAND 아키텍처 플래시 메모리 장치.
- 제77항에 있어서,상기 NAND 아키텍처 플래시 메모리 장치는, 선택된 부동 게이트 메모리 셀을 프로그래밍하는 동안 드레인 제어 게이트 트랜지스터를 턴 온하고, 연결된 비트라인 상에 배치되는 선택된 프로그램 전압 또는 프로그램-금지 전압을 연결하도록 구성되는 NAND 아키텍처 플래시 메모리 장치.
- 제77항에 있어서,상기 NAND 아키텍처 플래시 메모리 장치는, 프리차지 및 프로그래밍 전압이 선택된 개수의 스트링에 인가될 때 소스 제어 게이트 트랜지스터를 턴 온하도록 구성되는 NAND 아키텍처 플래시 메모리 장치.
- 제77항에 있어서,상기 NAND 아키텍처 플래시 메모리 장치는, 프리차지 및 프로그래밍 전압이 선택된 개수의 스트링에 인가될 때 소스 제어 게이트 트랜지스터를 턴 오프하도록 구성되는 NAND 아키텍처 플래시 메모리 장치.
- 플래시 메모리 장치에 연결된 호스트를 포함하는 시스템으로서,상기 플래시 메모리 장치는,로우 및 컬럼으로 배열되며 복수의 스트링 내에 연결되는 복수의 부동 게이트 메모리 셀을 갖는 적어도 하나의 기판 터브 상에 형성된 NAND 아키텍처 메모리 어레이;상기 부동 게이트 메모리 셀의 로우의 하나 이상의 게이트에 각각 연결되는 복수의 워드 라인;하나 이상의 스트링의 제1 부동 게이트 메모리 셀의 드레인에 각각 연결되는 복수의 비트라인; 및하나 이상의 스트링의 최종 부동 게이트 메모리 셀의 소스에 연결되는 적어 도 하나의 소스 라인을 포함하고,상기 플래시 메모리 장치는, 부동 게이트 메모리 셀의 복수의 스트링 내의 채널을 프리차지하기 위해 적어도 하나의 기판 터브 상에 프리차지 전압을 연결하도록 구성되고,상기 플래시 메모리 장치는, 연결된 워드 라인을 통하여 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 인가하고 연결된 비트라인을 통하여 선택된 프로그램 전압 또는 프로그램-금지 전압을 인가함으로써 부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 시스템.
- 제81항에 있어서,상기 호스트는 프로세서인 시스템.
- 제81항에 있어서,상기 호스트는 컴퓨터 시스템인 시스템.
- 로우 및 컬럼으로 배열되며 복수의 스트링 내에 연결되는 복수의 부동 게이트 메모리 셀을 갖는 기판 터브 상에 형성된 NAND 아키텍처 메모리 어레이;상기 부동 게이트 메모리 셀의 로우의 하나 이상의 게이트에 각각 연결되는 복수의 워드 라인;하나 이상의 스트링의 제1 부동 게이트 메모리 셀의 드레인에 각각 연결되는 복수의 비트라인;하나 이상의 스트링의 최종 부동 게이트 메모리 셀의 소스에 연결되는 적어도 하나의 소스 라인;상기 기판 터브 상에 프리차지 전압을 인가하는 수단;부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 수단; 및부동 게이트 메모리 셀의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그램-금지하는 수단을 포함하는 플래시 메모리 장치.
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