KR100769795B1 - 플래시 메모리를 위한 부스트된 기판/터브 프로그래밍 - Google Patents

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Abstract

선택된 부동 게이트 메모리 셀의 게이트에 높은 게이트 프로그래밍 전압을 인가하고 프로그램 또는 프로그램-금지 전압을 연결하여 소망에 따라 선택된 부동 게이트 메모리 셀(들)을 프로그래밍하기 전에, NAND 플래시 메모리 어레이의 기판 또는 기판 "터브"에 전압을 인가하여, 부동 게이트 메모리 셀 내의 캐리어 채널을 프리차지하는, 부스트된 기판 터브/기판 부동 게이트 메모리 셀 프로그래밍 프로세스가 개시된다. 부스트된 터브 프로그래밍 방식의 이용은, NAND 플래시 어레이의 비트라인 및/또는 소스 라인 회로 설계가, 부동 게이트 메모리 셀의 프로그래밍 동안 고전압을 견디거나 운반할 수 있어야 한다는 요구 조건을 회피하고, 기판 터브에 접속된 블록 소거 고전압 회로의 재사용을 허용한다. 이는, NAND 플래시 메모리 어레이가, 더 작은 회로 설계 및/또는 더 작은 회로 피처 요소로 설계되는 것을 허용한다.
부스트, 기판, 터브, 프로그래밍, 플래시 메모리

Description

플래시 메모리를 위한 부스트된 기판/터브 프로그래밍{BOOSTED SUBSTRATE/TUB PROGRAMMING FOR FLASH MEMORIES}
본 발명은 일반적으로 메모리 장치에 관한 것으로, 더욱 상세하게는, 본 발명은 플래시 메모리 장치에 관한 것이다.
통상, 메모리 장치는, 컴퓨터 내에 내부 기억 영역으로서 제공된다. 메모리란 용어는, 집적 회로 칩의 형태로 되는 데이터 기억장치와 동일한 것으로 간주한다. 최신 전자기기에 이용되는 여러 상이한 타입의 메모리가 존재하며, 하나의 일반적인 타입은 RAM(random-access memory)이다. 특질상, RAM은 컴퓨터 환경에서 주요 메모리로서 이용되는 것을 볼 수 있다. RAM은 판독 및 기입 메모리를 지칭하는 것으로, 즉, RAM에 데이터를 기입할 수도 있고 RAM으로부터 데이터를 판독할 수도 있다. 이는, 데이터를 판독하는 것만을 허용하는 ROM(read-only memory)과는 대조적이다. 대부분의 RAM은 휘발성이며, 이는, 그의 내용을 유지하기 위해, 안정된 전기의 흐름을 필요로 한다는 것을 의미한다. 전원이 꺼지자마자, RAM 내에 존재하는 어떠한 데이터도 소실된다.
컴퓨터들은 거의 항상 그 컴퓨터를 시동하기 위한 명령을 유지하는 소용량의 ROM을 포함한다. RAM과 달리, ROM에는 기입할 수 없다. 통상, 전원이 제거되는 경우 그의 메모리 셀들의 데이터 내용을 소실하지 않는 메모리 장치를 비휘발성 메모리라고 지칭한다. EEPROM(electrically erasable programmable read-only memory)은, 전하에 노출함으로써 소거될 수 있는 특수한 타입의 비휘발성 ROM이다. EEPROM은 전기적으로 절연된 게이트(부동 게이트)를 갖는 다수의 메모리 셀을 포함한다. 데이터는 부동 게이트 상의 전하 형태로 메모리 셀 내에 기억된다. 통상의 부동 게이트 메모리 셀은, 집적 회로 기판에서 제조되고, 소스 영역 및 그 소스 영역으로부터 이격되는 드레인 영역을 포함하여 중간 채널 영역을 형성한다. 통상, 도핑된 폴리실리콘으로 이루어진 부동 게이트가, 채널 영역 위에 배치되고, 유전체 물질, 통상적으로 산화물에 의해 다른 셀 소자로부터 전기적으로 절연된다. 예를 들어, 부동 게이트와 채널 영역 사이에 게이트 산화물이 형성될 수 있다. 또한 통상 도핑된 폴리실리콘으로 이루어진 제어 게이트가 부동 게이트 위에 위치된다. 제어 게이트는 다른 유전체층에 의해 부동 게이트로부터 전기적으로 분리된다. 따라서, 부동 게이트는 유전체 내에서 "부동(floating)"하므로, 채널 영역과 제어 게이트 둘다로부터 절연된다. 전하는, 각각, 특정 프로그래밍 및 소거 동작에 의해 부동 게이트에 수송되거나 부동 게이트로부터 제거된다. 다른 타입의 비휘발성 메모리는, PM(Polymer Memory), FeRAM(Ferroelectric Random Access Memory), OUM(Ovionics Unified Memory), 및 MRAM(Magnetoresistive Random Access Memory)를 포함하지만, 이에 한정되지는 않는다.
또 다른 타입의 비휘발성 메모리는 플래시 메모리이다. 통상의 플래시 메모리는, 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 각 메모리 셀은, MOS 트랜지스터에 매입(embed)되는 부동 게이트를 포함한다. 통상, 셀은 "소거 블록"으로 지칭되는 섹션으로 그룹화된다. 소거 블록 내의 각 셀들은 전하를 부동 게이트에 터널링함으로써 선택적으로 전기적으로 프로그래밍될 수 있다. 통상, 음(-) 전하는, 블록 소거 동작에 의해 부동 게이트로부터 제거되고, 소거 블록 내의 모든 부동 게이트 메모리 셀은 단일 동작으로 소거된다.
2개의 일반적인 타입의 플래시 메모리 어레이 아키텍처는 "NAND" 및 "NOR" 아키텍처이며, 소위, 각 아키텍처의 기본 메모리 셀 구성이 각각 기본 NAND 또는 NOR 게이트 회로에 대해 유사점을 갖는다. NOR 어레이 아키텍처에서는, 메모리 어레이의 부동 게이트 메모리 셀이 행렬로 배열된다. 어레이 행렬의 각 부동 게이트 메모리 셀의 게이트는 로우(row)에 의해 워드 선택 라인(워드 라인)에 접속되고, 그 드레인은 컬럼(column) 비트 라인에 접속된다. 통상, 각 부동 게이트 메모리 셀의 소스는 공통 소스 라인에 접속된다. NOR 아키텍처 부동 게이트 메모리 어레이는, 그 게이트에 접속된 워드 라인을 선택함으로써 부동 게이트 메모리 셀의 로우를 활성화하는 로우 디코더에 의해 액세스된다. 그 다음에, 선택된 메모리 셀의 로우는, 프로그래밍된 상태 또는 프로그래밍되지 않은 상태에 있는 경우에 상이한 전류를 접속된 소스 라인으로부터 접속된 컬럼 비트 라인으로 흐르게 함으로써, 그 기억된 데이터 값을 컬럼 비트 라인 상에 배치한다.
또한, NAND 어레이 아키텍처는, 그 부동 게이트 메모리 셀의 어레이를 행렬로 배열하여, 그 어레이의 각 부동 게이트 메모리 셀의 게이트가 로우에 의해 워드 라인에 접속되게 한다. 그러나, 각 메모리 셀은, 소스 라인 및 컬럼 비트 라인에 직접 접속되지 않는다. 그 대신, 그 어레이의 메모리 셀은, 통상, 각각 8, 16, 32, 또는 그 이상의 스트링으로 함께 배열되고, 스트링 내의 메모리 셀은, 공통 소스 라인과 컬럼 비트 라인 간에, 소스 드레인 간 함께 직렬 접속된다. 그 다음에, NAND 아키텍처 부동 게이트 메모리 어레이는, 그 게이트에 접속된 워드 선택 라인을 선택함으로써 부동 게이트 메모리 셀의 로우를 활성화하는 로우 디코더에 의해 액세스된다. 또한, 각 스트링의 선택되지 않은 메모리 셀의 게이트에 접속된 워드 라인도 구동된다. 그러나, 통상, 각 스트링의 선택되지 않은 메모리 셀은, 더 높은 게이트 전압에 의해 구동되어, 패스(pass) 트랜지스터로서 동작하고, 그 기억된 데이터 값에 의해 제한되지 않는 방식으로 전류를 통과시킬 수 있다. 그 다음에, 전류는, 직렬 접속된 스트링의 각 부동 게이트 메모리 셀을 통하여 소스 라인으로부터 컬럼 비트 라인으로 흐르고, 판독되도록 선택된 각 스트링의 메모리 셀에 의해서만 제한된다. 이로 인해, 선택된 메모리 셀의 로우의 현재 인코드되어 기억된 데이터 값을 컬럼 비트 라인 상에 배치할 수 있게 된다.
NAND 아키텍처 플래시 메모리를 위한 2가지 일반적인 프로그래밍 기술로는, "부스트된 비트라인(boosted bitline)" 및 "부스트된 소스 라인"이 있다. 이들 기술에서는, 스트링의 선택된 부동 게이트 트랜지스터의 게이트에 고전압을 인가하고, 부동 게이트 트랜지스터의 체인(chain)의 맞은편 말단에 접속된 소스 라인으로부터 또는 접속된 비트라인으로부터, 패스 스루(pass through) 모드로 잔여 트랜지스터를 턴 온한다.
NAND 아키텍처 플래시 메모리를 프로그래밍하는 것과 관련된 문제는, 프로그 래밍은, 통상, "부스트된 비트라인" 또는 "부스트된 소스 라인" 프로그래밍이 이용되는지에 따라, 보통, 비트라인 또는 소스 라인 및/또는 그들의 결합 소자인, 메모리 어레이의 소자에 고전압을 인가하는 것을 수반한다는 것이다. 이는, 더 높은 프로그래밍 전압을 견딜 수 있도록 하기 위해 이들 메모리 어레이 부분에 있어서 더 큰 피처(feature)의 회로 소자 또는 상이한 회로 설계의 이용을 필요로 할 수 있다. 더 큰 피처의 회로 소자 및/또는 더 복잡한 설계의 이용은, 설계 문제를 발생시키고, 및/또는 제조자에게 더 큰 집적 회로 칩 다이를 이용하도록 함으로써, 소정의 프로세스 및 프로세스 기판 웨이퍼 크기에 대하여, 제조 비용을 증가시키고 최종 집적 회로 칩 다이 수율을 감소시켜, 비용을 더욱 증가시키게 된다. 또한, 비트라인, 소스 라인, 및/또는 그들의 결합 회로 소자 중 회로 소자에서의 작은 변화는, 개별 부동 게이트 메모리 셀에 인가된 프로그래밍 전압에서의 변화를 발생시킬 수 있다. 이는, 선택된 메모리 셀의 오버/언더 프로그래밍 및/또는 기입 약화(fatigue)와, 그 어레이의 선택되지 않은 메모리 셀에서의 증가한 교란(disturb) 가능성 문제를 발생시킬 수 있다.
전술한 이유 및, 본 명세서를 읽고 이해한 당해 기술분야의 당업자에게 명확해질 후술하는 다른 이유 때문에, 당해 기술분야에서는, NAND 아키텍처 플래시 메모리 어레이를 프로그래밍하는 대안적인 회로 및 방법에 대한 필요가 존재하게 된다.
NAND 아키텍처 플래시 메모리를 프로그래밍하는 것과 관련된 전술한 문제 및 다른 문제는 본 발명에 의해 다뤄지고, 다음 명세서를 읽고 연구함으로써 이해할 수 있을 것이다.
여러 실시예는 "부스트된 터브(boosted tub)" 프로그래밍 방식을 이용함으로써 NAND 아키텍처 플래시 메모리 및/또는 메모리 어레이 내의 부동 게이트 메모리 셀을 프로그래밍하는 것에 관한 것이다. 본 발명의 메모리 장치 실시예는, 부스트된 터브 프로그래밍 방법을 이용하여, 선택된 부동 게이트 메모리 셀의 게이트에 고전압을 인가하고 접속된 비트라인 상에 프로그램 또는 프로그램-금지 전압을 인가하여 소망에 따라 부동 게이트 메모리 셀을 프로그래밍하기 전에, NAND 플래시 메모리 어레이의 기판 또는 기판 "터브"(SOI(silicon on insulator), 또는 통상, 양(+)으로 도핑된 기판 내의 음(-)으로 도핑된 깊은 웰(well)로 둘러싸인 양으로 도핑된 영역인, 집적 회로 내의 절연 영역)에 전압을 인가함으로써, 부동 게이트 메모리 셀 내의 캐리어 채널을 프리차지한다. 부스트된 터브 프로그래밍 방식의 이용은, NAND 플래시 어레이의 비트라인 및/또는 소스 라인 회로 설계가, 부동 게이트 메모리 셀의 프로그래밍 동안 고전압을 견디거나 운반할 수 있어야 한다는 요구 조건을 회피하고, 기판 터브에 접속된 블록 소거 고전압 회로의 재사용을 허용한다. 이는, NAND 플래시 메모리 어레이가, 더 작은 회로 설계 및/또는 더 작은 회로 피처 소자로 설계되는 것을 허용한다. 또한, 부스트된 터브 프로그래밍 방식은, 쉽게 조정할 수 있고 더 균일한 성질을 갖는 프리차지 채널의 생성을 허용한다.
일 실시예에서, 본 발명은, 복수의 스트링으로 연결되는 복수의 부동 게이트 메모리 셀의 NAND 아키텍처 메모리 어레이의 기판 터브 상에 프리차지 전압을 연결하는 단계, 선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 게이트에 게이트 프로그래밍 전압을 연결하는 단계, 및 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 연결하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
다른 실시예에서, 본 발명은, 메모리 어레이에 연결되는 기판 터브 상에 프리차지 전압을 배치함으로써, 복수의 스트링으로 연결되는 메모리 어레이의 선택된 복수의 부동 게이트 메모리 셀 내에 캐리어 채널을 생성하는 단계; 및 기판 터브로부터 프리차지 전압을 제거하고, 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀의 제어 게이트 상에 게이트 프로그래밍 전압을 배치하고, 선택된 개수의 스트링 중 각 스트링의 채널에 연결된 비트라인 상에 프로그램 전압 또는 프로그램-금지 전압을 선택적으로 배치함으로써, 선택된 개수의 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
또 다른 실시예에서, 본 발명은, 기판 터브, 기판 터브 내에 형성된 적어도 하나의 추가 부동 게이트 메모리 셀과 직렬인 부동 게이트 메모리 셀, 부동 게이트 메모리 셀의 게이트에 연결된 워드 라인, 부동 게이트 메모리 셀의 드레인에 연결된 비트라인, 및 부동 게이트 메모리 셀의 소스에 연결된 소스 라인을 포함하는 메모리 장치로서, 메모리 장치는, 기판 터브 상의 프리차지 전압으로 부동 게이트 메모리 셀 내의 채널을 프리차지하고, 드레인에 선택적으로 연결되는 프로그램 전압 또는 프로그램-금지 전압 및 게이트 상의 부동 게이트 프로그래밍 전압으로 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는, 메모리 장치를 제공한다.
다른 실시예에서, 본 발명은, 직렬 스트링으로 소스 드레인 간 연결된 복수의 부동 게이트 메모리 셀을 갖는 기판 터브 상에 형성된 NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링을 포함하는 NAND 아키텍처 부동 게이트 메모리 셀 스트링으로서, 기판 터브는, 스트링의 부동 게이트 메모리 셀의 채널 내의 캐리어를 프리차지하기 위해 프리차지 전압을 인가하도록 구성되고, NAND 아키텍처 부동 게이트 메모리 셀 메모리 스트링은, 부동 게이트 메모리 셀 메모리 스트링의 채널에 연결된 프로그램 전압 또는 프로그램-금지 전압을 배치하고 선택된 부동 게이트 메모리 셀의 게이트 상에 게이트 프로그래밍 전압을 배치함으로써, 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는, NAND 아키텍처 부동 게이트 메모리 셀 스트링을 제공한다.
본 발명의 다른 실시예들은 다양한 범위의 방법 및 장치를 포함한다.
도 1은 플래시 메모리 장치를 포함하는 시스템의 단순화된 블록도.
도 2a, 도 2b, 및 도 2c는 본 발명의 일 실시예에 따른 NAND 아키텍처 플래시 메모리 어레이의 부동 게이트 메모리 셀의 직렬 스트링(들)의 단순화된 블록도.
도 3은 종래 기술의 NAND 플래시 메모리 장치의 부스트된 비트라인 프로그래밍 동작을 상술하는 파형도.
도 4는 종래 기술의 NAND 플래시 메모리 장치의 부스트된 소스 라인 프로그 래밍 동작을 상술하는 파형도.
도 5는 본 발명의 일 실시예에 따른 NAND 플래시 메모리 장치의 부스트된 비트라인 프로그래밍 동작을 상술하는 파형도.
본 발명의 다음의 상세한 설명에서는, 본 발명의 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예가 예시적으로 도시되어 있는 첨부 도면을 참조한다. 도면에서, 동일 참조 부호는 여러 도면에 걸쳐 대체로 유사한 구성요소를 나타낸다. 이들 실시예는, 당해 기술분야의 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있으며, 본 발명의 범위로부터 벗어나지 않고 구조적, 논리적, 및 전기적 변경이 행해질 수 있다. 다음 설명에서 이용되는 웨이퍼 또는 기판이란 용어는, 임의의 기저(base) 반도체 구조를 포함한다. 양쪽 모두는, 당해 기술분야의 당업자에게 널리 공지된 다른 반도체 구조뿐만 아니라, SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, TFT(thin film transistor) 기술, 도핑 및 도핑되지 않은 반도체, 기저 반도체 구조에 의해 지지되는 실리콘의 에피택셜층을 포함한다는 것을 이해해야 한다. 또한, 다음 설명에서 웨이퍼 또는 기판을 참조하는 경우, 이전 프로세스 단계는 기저 반도체 구조 내에 영역/접합을 형성하는데 이용되었을 수도 있고, 웨이퍼 또는 기판이란 용어는, 이러한 영역/접합을 포함하는 하위층들을 포함한다. 따라서, 다음의 상세한 설명은 한정적인 의미로 해석되어서는 안 되고, 본 발명의 범위는 첨부된 특허청구범위 및 그 등가물에 의해서만 정의된다.
본 발명의 실시예는, 부스트된 터브 프로그래밍을 이용하여 NAND 아키텍처 부동 게이트 메모리 어레이 내의 부동 게이트 메모리 셀을 프로그래밍하는 장치를 포함한다. 또한, 본 발명의 실시예는, 부스트된 터브 프로그래밍 방법을 이용하여, 선택된 부동 게이트 메모리 셀의 게이트에 높은 게이트 프로그래밍 전압을 인가하고 프로그램 또는 프로그램-금지 전압을 연결하여, 소망에 따라 선택된 부동 게이트 메모리 셀을 프로그래밍하기 전에, NAND 플래시 메모리 어레이의 기판 또는 기판 터브에 전압을 인가함으로써, 부동 게이트 메모리 셀 내의 캐리어 채널을 프리차지하는 플래시 메모리 장치를 포함한다. 부스트된 터브 프로그래밍 방식의 이용은, NAND 플래시 어레이의 비트라인 및/또는 소스 라인 회로 설계가, 부동 게이트 메모리 셀의 프로그래밍 동안 고전압을 견디거나 운반할 수 있어야 한다는 요구 조건을 회피하고, 기판 터브에 접속된 블록 소거 고전압 회로의 재사용을 허용한다. 이는, NAND 플래시 메모리 어레이가 더 작은 회로 설계 및/또는 더 작은 회로 피처 요소로 설계되는 것을 허용한다.
도 1은, 통상, 처리 장치 또는 메모리 제어기인, 호스트(102)에 접속된 본 발명의 플래시 메모리(100) 실시예를 통합한 시스템(128)의 간략도이다. 플래시 메모리(100)는, 각각 처리 장치(102)에 접속되어 메모리 판독 및 기입 액세스를 허용하는, 제어 인터페이스(106) 및 어드레스/데이터 인터페이스(108)를 갖는다. 대안적인 실시예에서는, 어드레스/데이터 인터페이스(108)를 별개의 인터페이스로 분할할 수 있다는 것에 주목한다. 플래시 메모리 장치 내부에는, 제어 상태 기계(control state machine)(110)가 내부 동작 즉, 플래시 메모리 어레이(112) 관리 동작 및 RAM 제어 레지스터 및 비휘발성 소거 블록 관리 레지스터(114) 갱신 동작을 명령한다. RAM 제어 레지스터 및 표(114)는, 플래시 메모리(100)의 동작 동안 제어 상태 기계(110)에 의해 이용된다. 플래시 메모리 어레이(112)는 메모리 뱅크 또는 세그먼트(116)의 시퀀스를 포함하고, 각 뱅크(116)는 일련의 소거 블록(도시되지 않음)으로 논리적으로 구성된다. 메모리 액세스 어드레스는, 플래시 메모리(100)의 어드레스/데이터 인터페이스(108) 상에서 수신되어, 로우 및 컬럼 어드레스 부분으로 분할된다. 판독 액세스시, 로우 어드레스가 래치되고 로우 디코드 회로(120)에 의해 디코드되어, 메모리 셀들 및 선택된 메모리 뱅크를 가로질러 그들의 결합 스트링 내의 다른 메모리 셀들의 로우 페이지(도시되지 않음)를 선택하고 활성화한다. 메모리 셀들의 선택된 로우의 출력 내에 인코드된 비트 값은, 로컬 비트라인/스트링(도시되지 않음)으로부터 글로벌 비트라인(도시되지 않음)으로 접속되어, 메모리 뱅크와 결합한 센스 증폭기(122)에 의해 검출된다. 그 액세스의 컬럼 어드레스가 래치되고 컬럼 디코드 회로(124)에 의해 디코드된다. 컬럼 디코드 회로의 출력은, 센스 증폭기 출력에서 소망하는 컬럼 데이터를 선택하고, 어드레스/데이터 인터페이스(108)를 통하여 메모리 장치로부터의 전송을 위해 데이터 버퍼(126)에 접속된다. 기입 액세스시, 로우 디코드 회로(120)는 로우 페이지를 선택하고, 컬럼 디코드 회로는 기입 센스 증폭기(122)를 선택한다. 기입될 데이터 값들은, 데이터 버퍼(126)로부터 컬럼 디코드 회로(124)에 의해 선택된 기입 센스 증폭기(122)에 접속되고, 메모리 어레이(112)의 선택된 부동 게이트 메모리 셀(도시되지 않음)에 기입된다. 그 다음에, 기입된 셀들은 로우 및 컬럼 디코드 회로 (120, 124)와 센스 증폭기(122)에 의해 재선택되어, 선택된 메모리 셀 내로 정확한 값들이 프로그래밍되었음을 검증하기 위해 판독될 수 있다.
전술한 바와 같이, NAND 어레이 아키텍처는, 그 어레이의 각 부동 게이트 메모리 셀의 게이트가 로우에 의해 워드 선택 라인에 접속되도록, 그 부동 게이트 메모리 셀의 어레이를 행렬로 배열한다. 그 어레이의 메모리 셀은, 통상, 각각 8, 16, 32 또는 그 이상의 스트링으로 함께 배열되고, 메모리 셀은, 소스 라인과 컬럼 비트 라인 사이에, 소스 드레인 간 함께 직렬 접속된다. 그 다음에, NAND 아키텍처 부동 게이트 메모리 어레이는, 그 게이트에 접속된 워드 선택 라인을 선택함으로써 부동 게이트 메모리 셀의 로우를 활성화하는 로우 디코더에 의해 액세스된다. 또한, 각 스트링의 선택되지 않은 메모리 셀의 게이트에 접속된 워드 라인은, 패스 트랜지스터로서 각 스트링의 선택되지 않은 메모리 셀을 동작시키도록 구동되므로, 그 기억된 데이터 값에 의해 제한되지 않는 방식으로 전류를 흐르게 한다. 그 다음에, 전류는, 각각의 직렬 접속된 스트링을 통하여 소스 라인으로부터 컬럼 비트라인으로 흐르고, 각 스트링에서 판독되도록 선택된 메모리 셀에 의해서만 제한된다. 이로 인해, 선택된 메모리 셀의 로우의 현재 인코드되어 기억된 데이터 값을 컬럼 비트 라인 상에 배치할 수 있게 된다.
도 2a는 NAND 플래시 아키텍처 부동 게이트 메모리 어레이(200)의 간략도이다. 도 2a에서, NAND 플래시 어레이는 부동 게이트 셀 직렬 스트링(204)의 시퀀스로 이루어진다. 각 부동 게이트 셀 직렬 스트링(204)은, 직렬 체인으로 드레인 소스 간 접속되는 16개의 NMOS 부동 게이트 메모리 셀(202)을 포함한다. 다수의 직 렬 스트링(204)을 가로질러 미치는 워드 라인(WL1 내지 WL16)(210)은, 모든 부동 게이트 셀(202)의 제어 게이트에 접속되어 그의 동작을 제어한다. 동작시, 워드 라인(210)은, 기입되거나 판독될 직렬 체인(204) 내의 개별 부동 게이트 메모리 셀(202)을 선택하고, 각 직렬 스트링(204) 내의 잔여 부동 게이트 메모리 셀(202)을 패스 스루 모드로 동작시킨다. 부동 게이트 메모리 셀(202)의 각 직렬 스트링(204)은, 소스 선택 게이트(216)에 의해 소스 라인(206)에 접속되고, 드레인 선택 게이트(212)에 의해 개별 비트라인(BL1 내지 BLN)(208)에 접속된다. 소스 선택 게이트(216)는, 그 제어 게이트에 접속된 소스 선택 게이트 제어 라인(SG(S))(218)에 의해 제어된다. 드레인 선택 게이트(212)는, 드레인 선택 게이트 제어 라인(SG(D))(214)에 의해 제어된다.
도 2b는, 부동 게이트 메모리 스트링(204) 및 그 부동 게이트 메모리 셀(202)과 기판/기판 터브(252)의 연결을 도시한 NAND 플래시 아키텍처 어레이(250)의 단순화된 개략도를 나타낸다. 도 2b에서, NAND 부동 게이트 셀 직렬 스트링(204)은, 직렬 체인으로 드레인 소스 간 접속되는 NMOS 부동 게이트 메모리 셀(202)을 포함한다. 워드 라인(WL1 내지 WL3)(210)은, 부동 게이트 메모리 셀(202)의 제어 게이트에 접속되어, 그의 동작을 제어한다. 동작시, 워드 라인(210)은, 기입되거나 판독될 직렬 사슬(204) 내의 개별 부동 게이트 메모리 셀(202)을 선택하고, 직렬 스트링(204) 내의 잔여 부동 게이트 메모리 셀(202)을 패스 스루 모드로 동작시킨다. 직렬 스트링(204)은, 소스 선택 게이트(216)에 의해 소스 라인(206)에 접속되고, 드레인 선택 게이트(212)에 의해 비트라인(BL0)(208)에 접속된 다. 소스 선택 게이트(216)는, 제어 게이트에 접속된 소스 선택 게이트 제어 라인(SG(S))(218)에 의해 제어된다. 드레인 선택 게이트(212)는, 드레인 선택 게이트 제어 라인(SG(D))(214)에 의해 제어된다. 제어 게이트, 부동 게이트, 소스 및 드레인은, 기판 터브(252)에 용량성으로 접속된다. 또한, 소스 및 드레인은, 소스 및 드레인 접합(및 임의의 유도(induced) 캐리어 채널)과 기판/기판 터브(252) 사이에 형성되는 진성 PN 접합 다이오드에 의해 전기적으로 및 용량성으로 연결된다. 통상, NAND 플래시 메모리 어레이는, 뱅크 또는 소거 블록 세그먼트 내에 형성된다. 다수의 경우에 있어서, 뱅크 또는 세그먼트는 하나 이상의 전기적으로 절연된 기판 터브 상에 형성된다. 예를 들어, NMOS 부동 게이트 셀 뱅크 또는 세그먼트는, P형 기판 내의 깊은 N형 웰에 의해 절연된 P형 도핑된 터브로 형성된 기판 터브에 의해 분리될 수 있다. 기판 터브는, 개별 뱅크 또는 소거 블록의 전기적 절연을 허용하고, 기판 터브 및 워드 라인을 통한 뱅크 또는 소거 블록의 벌크 소거와 같은, 개별 뱅크 또는 소거 블록 세그먼트 동작을 이네이블(enable)한다.
도 2c는, 물리적 부동 게이트 트랜지스터 메모리 셀(202)의 직렬 접속된 스트링(204)의 단면과, 그 기판(272), 웰(288), 및 기판 터브(252)와의 관계를 도시한 NAND 플래시 아키텍처 어레이(270)의 단순화된 도면을 나타낸다. 도 2c에서, NMOS 부동 게이트 트랜지스터 메모리 셀(202)은, P형 도핑된 기판 터브(252) 상에 형성되고, 또한, P형 도핑된 기판(272) 내에 형성된 N형 도핑된 웰(288) 내에 둘러싸인다. NMOS 부동 게이트 트랜지스터 메모리 셀(202)은, 각각 소스 웰(284), 드레인 웰(282), 및 채널 영역(286)을 갖고, 소수 캐리어(전자)는, 동작시, 각 NMOS 부동 게이트 트랜지스터(202)의 소스(284) 및 드레인(282) 영역을 연결하기 위해 선택적으로 형성한다. 각 NMOS 부동 게이트 트랜지스터 메모리 셀(202)은, 소스(284), 드레인(282), 및 채널 영역(286) 위에 형성되고 절연물(통상, 실리콘 산화물)에 의해 절연되는, 부동 게이트(278) 및 제어 게이트(278)를 갖는다.
PMOS 부동 게이트 메모리 셀과 같은, 상이한 구성과 상이한 개수 및 타입의 메모리 셀을 갖는 다른 형태의 플래시 NAND 아키텍처 메모리 어레이가 존재한다는 것에 주목한다.
전술한 바와 같이, 플래시 메모리 프로그래밍에 있어서, 통상, 메모리 셀은, 메모리 셀 내의 전기적으로 절연된 "부동 게이트" 내로 캐리어를 터널링하기 위해, 선택된 부동 게이트 트랜지스터/메모리 셀의 제어 게이트와 소스, 드레인, 및/또는 채널을 가로질러 고전압을 인가함으로써, 프로그래밍된다. 부동 게이트 내에 캐리어가 부족한(전자가 부족한), 소거 상태에 있는 부동 게이트 메모리 셀은, 통상, 논리 비트 "1"을 나타낸다. 부동 게이트 상에 추가 캐리어를 갖는, "프로그래밍된" 부동 게이트 메모리 셀 상태는, 통상, 논리 비트 "0"을 나타낸다. 일반적으로, 메모리 셀의 로우를 프로그래밍함에 있어서, 개별 메모리 셀의 드레인, 소스, 및/또는 채널에는, 소망에 따라, "프로그램" 전압 또는 "프로그램-금지" 전압이 공급된다. 그 다음에, 접속된 워드 라인 상에 게이트 프로그래밍 전압이 구축되고, 메모리 셀의 선택된 로우의 제어 게이트를 형성하여, 로우의 개별 부동 게이트 메모리 셀을 프로그래밍된 상태로 프로그래밍하거나, 인가된 비트라인 전압에 의해 프로그래밍을 금지함으로써 소거 상태로 유지한다(논리 "0" 또는 논리 "1"). 즉, 소거된 셀의 상태를 변경하기 위해, 선택된 메모리 셀의 제어 게이트 상의 높은 게이트 프로그래밍 전압과 접속된 비트라인에 인가된 프로그램 전압 간의 전압 차이는, 선택된 메모리 셀의 부동 게이트 내로 전자를 터널링하여 프로그래밍된 상태로 변경하기에 충분하다. 반면, 선택된 메모리 셀의 제어 게이트 상의 높은 게이트 프로그래밍 전압과 비트라인 상에 인가된 프로그램-금지 전압 간의 전압 차이는, 선택된 메모리 셀의 부동 게이트 내로 전자를 터널링하는데 충분하지 않아, 불변 또는 "금지" 상태로 유지한다.
NAND 아키텍처 플래시 메모리에 있어서, 부스트된 비트라인 프로그래밍 프로세스는, 프로그래밍될 부동 게이트 메모리 셀을 포함한 직렬 접속된 스트링에 접속되는 비트라인 상에, 소망에 따라, "프로그램" 전압 또는 "프로그램-금지" 전압을 배치함으로써 달성된다. 또한, 드레인 선택 게이트가 턴 온되어, 접속될 비트라인으로부터의 전압이 직렬 스트링의 채널을 "프리차지"하는 것을 허용한다. 그 다음에, 메모리 셀의 선택된 로우의 제어 게이트에 접속되는 워드 라인 상에 높은 게이트 프로그래밍 전압이 구축된다. 높지만, 비-프로그래밍 레벨 전압(패스 전압)이, 선택된 직렬 접속된 스트링의 잔여 부동 게이트 메모리 셀의 워드 라인 상에 동시에 구축된다. 이 높은 패스 전압은, 그의 내부 부동 게이트의 프로그래밍된 상태에 관계없이 잔여 메모리 셀을 "온" 상태로 되게 하는 효과를 나타내어, 개별 접속된 비트라인 상에 배치된 "프로그램" 또는 "프로그램-금지" 전압을, 프로그래밍되는 개별 직렬 스트링의 선택된 메모리 셀로 통과시키는 것을 허용한다. 그 다음에, 메모리 셀의 선택된 로우 상의 게이트 프로그래밍 전압은, 접속된 비트라인 상 에 배치된 접속된 프로그램/프로그램-금지 전압에 따라, 프로그래밍된 상태로 프로그래밍하거나 금지된 상태에서 불변 상태를 유지한다(논리 "0" 또는 논리 "1").
도 3은, 프로그램 및 프로그램 금지 전압을 이용하는 종래 기술의 부스트된 비트라인 프로그래밍 동작(300)에 있어서, NAND 플래시 아키텍처 부동 게이트 메모리 스트링의 파형(300)을 나타낸다. 도 3에서, 비트라인(302, 208) 상에 0V(프로그램 논리 0)의 프로그램 전압(304) 또는 4.5V(프로그램 논리 1)의 프로그램-금지 전압(306)이 배치된다. 드레인 선택 게이트 제어 라인(214) 상의 드레인 선택 게이트(212)의 게이트에 4.5V의 전압(310)이 인가되어, 이를 이네이블하고 비트라인(302, 208) 상의 전압(4.5V 프로그램-금지 전압(306) 또는 0V 프로그램 전압(304))을 부동 게이트 메모리 셀(204)의 직렬 스트링에 프리차지한다. 소스 선택 게이트 제어 라인(218) 상의 소스 선택 게이트(216)의 게이트에 Vss의 전압(312)이 인가되어, 이를 턴 오프시키고 (Vcc의 전압(308)으로 되어 있던) 소스 라인(206)을 메모리 셀(204)의 직렬 스트링으로부터 절연시킨다. 선택된 시간 주기(314) 후, 워드 라인(320, 210) 상의 선택된 부동 게이트 셀(202)의 제어 게이트에 18V의 높은 게이트 프로그래밍 전압(318)이 인가되고, 직렬 스트링(204)의 선택되지 않은 부동 게이트 메모리 셀(202)의 제어 게이트에 10V의 패스 전압(316)이 인가된다. 선택된 메모리 셀(202)의 제어 게이트 상의 18V 게이트 프로그래밍 전압(318)과 비트라인(302, 208)의 0V 프로그램 전압(304)/4.5V 프로그램-금지 전압(306) 간의 전압 차이는, 선택된 메모리 셀(202)의 부동 게이트를 프로그램/프로그램-금지한다. 프로그래밍에 있어서, 4.5V 비트라인 전압은 부동 게이트 메모리 셀(204)의 직렬 스 트링의 채널 내의 캐리어를 프리차지하고, 그 다음에, 18V 게이트 프로그래밍 전압(318)으로서 선택된 메모리 셀(202)의 제어 게이트 상에 인가되어, 드레인 선택 게이트(212)를 턴 오프하고 채널 내에 전하를 포획한다. 포획된 전하는, 선택된 메모리 셀(202)의 제어 게이트 상의 18V 게이트 프로그래밍 전압(318)에 의해 위쪽으로 용량성으로 연결되어, 채널의 캐리어와 18V 게이트 프로그래밍 전압(318) 간의 프로그래밍 전압 차이를 감소시킨다. 0V 비트라인 전압은, 드레인 선택 게이트(212)가 온 상태를 유지하는 것을 허용하고, 부동 게이트 메모리 셀(204)의 직렬 스트링의 채널을 비트라인에 인가된 0V에 접속한다. 이는 채널을 0V로 고정시키고, 부동 게이트 메모리 셀(204)의 직렬 스트링의 채널과 18V 게이트 프로그래밍 전압(318) 간의 프로그래밍 전압 차이를 유지하여, 캐리어를 절연된 부동 게이트 내로 터널링한다.
NAND 아키텍처 플래시 메모리에 있어서, 다른 방식은 부스트된 소스 라인 프로그래밍 프로세스로서, 직렬 스트링에 접속된 소스 라인 상에 프리차지 전압을 배치함으로써 달성된다. 또한, 소스 제어 게이트는 턴 온되어, 직렬 스트링에 전압을 접속한다. 또한, 소망에 따라, "프로그램" 전압 또는 "프로그램-금지" 전압이, 프로그래밍될 부동 게이트 메모리 셀을 포함하는 직렬 접속된 스트링에 접속되는 비트라인 상에 구축되지만, 선택된 직렬 스트링에 접속되지 않는다. 접속된 소스 라인 상에서 프리차지 전압을 이용할 수 있는 동안, 선택된 부동 게이트 메모리 셀의 워드 라인 상에 높은 게이트 프로그래밍 전압이 구축되고, 직렬 접속된 스트링의 선택되지 않은 부동 게이트 메모리 셀의 워드 라인 상에 높은 패스 전압이 구축 된다. 이는, 스트링의 부동 게이트 트랜지스터 메모리 셀을 턴 온하고, (통상, NMOS 부동 게이트 트랜지스터 내의 전자인) 그 안의 캐리어의 채널을 구축/프리차지한다. 일단 선택된 직렬 스트링에서 채널이 프리차지되면, 소스 제어 게이트는 턴 오프되어, 프리차지 전압을 직렬 스트링으로부터 분리한다. 그 다음에, 드레인 선택 게이트는 턴 온되어, 프로그램 전압 또는 프로그램-금지 전압이, 비트라인으로부터의 선택된 직렬 접속된 스트링에 접속되는 것을 허용한다. 그 다음에, 선택된 메모리 셀 상의 게이트 프로그래밍 전압은, 접속된 비트라인 상에 배치된 접속된 프로그램/프로그램-금지 전압에 따라, 이를 프로그래밍된 상태 또는 금지된 상태(논리 "0" 또는 논리 "1")로 프로그래밍한다.
도 4는, 프로그램 및 프로그램 금지 전압을 이용하는 종래 기술의 부스트된 소스 라인 프로그래밍 동작에 있어서, NAND 플래시 아키텍처 부동 게이트 메모리 스트링의 파형(400)을 나타낸다. 도 4에서, NAND 아키텍처 부동 게이트 직렬 스트링(204)은, 소스 선택 게이트 제어 라인(404, 218) 상에 배치된 4.5V 전압(406)에 의해 턴 온되는 소스 제어 게이트(216)를 통하여 직렬 스트링(204)에 접속되는 소스 라인(206) 상의 4.5V 전압(402)에 의해 프리차지된다. 이와 동시에, 소망에 따라, 0V의 "프로그램" 전압(408) 또는 0.5V의 "프로그램-금지" 전압(410)이, 프로그래밍될 부동 게이트 메모리 셀(202)을 포함하는 직렬 접속된 스트링(204)에 접속되는 비트라인(208) 상에 구축된다. 그러나, 프로그램(408) 또는 프로그램-금지(410) 전압은, 드레인 제어 게이트(216)에 의해 선택된 직렬 스트링(204)으로부터 절연되어, 드레인 선택 게이트 제어 라인(412, 214) 상에 배치되는 0V(414)에 의해 턴 오프된다. 접속된 소스 라인(206) 상에서 4.5V의 프리차지 전압(402)을 이용할 수 있는 동안, 선택된 부동 게이트 메모리 셀(202)의 워드 라인(416, 210) 상에 18V의 높은 게이트 프로그래밍 전압(420)이 구축되고, 직렬 접속된 스트링(204)의 선택되지 않은 부동 게이트 메모리 셀(202)의 워드 라인(416, 210) 상에 높은 패스 전압(418)이 구축된다. 이는, 스트링(204)의 NMOS 부동 게이트 메모리 셀(202)을 턴 온하고, 그 안에 전자의 채널을 구축/프리차지한다. 일단, 선택된 직렬 스트링(204)에서 채널이 프리차지되면, 소스 제어 게이트(216)는 소스 선택 게이트 제어 라인(404, 218) 상에 0V(422)를 배치하는 것에 의해 턴 오프되어, 소스 라인(206)의 4.5V의 프리차지 전압(402)을 직렬 스트링(204)으로부터 분리한다. 그 다음에, 0.7V의 근사 임계 전압(424)(0.6V 임계 드레인 선택 게이트 트랜지스터를 가정함)이 드레인 선택 게이트 제어 라인(412, 214)에 인가된다. 인가된 비트라인(208) 전압이 0V의 프로그램 전압인 경우, 드레인 선택 게이트(212)는 턴 온되고, 부동 게이트 메모리 셀(204)의 직렬 스트링의 채널을 0V(408)로 고정시킨다. 다른 방법으로는, 인가된 비트라인 전압이 0.5V의 프로그램-금지 전압(410)인 경우, 드레인 선택 게이트(212)는 오프 상태를 유지하고, 채널 내의 캐리어 전하는 포획된 상태를 유지하며 인가된 게이트 프로그래밍 전압(420, 418)에 의해 위쪽으로 용량성으로 연결된다. 선택된 메모리 셀(202) 상의 18V의 높은 게이트 프로그래밍 전압(420)은, 비트라인(208) 상에 배치된 접속된 프로그램(408)/프로그램-금지(410) 전압에 따라, 메모리 셀(202)을 프로그래밍된 상태 또는 금지된 상태(논리 "0" 또는 논리 "1")로 프로그래밍한다.
부스트된 비트라인 및 부스트된 소스 라인 NAND 아키텍처 플래시 프로그래밍 방법에 대하여, 다른 프로그래밍 전압 레벨, 시퀀스, 및 최적화가 가능하다는 것에 주목한다.
본 발명의 실시예들은, 부스트된 기판 터브 또는 부스트된 기판 프로그래밍(본원에서는, 부스트된 터브 프로그래밍으로 지칭됨)을 이용하여, 부동 게이트 메모리 셀의 선택된 직렬 스트링의 채널을 프리차지하고, 캐리어를 터널링하기 위한 선택된 메모리 셀의 게이트에 접속된 게이트 프로그래밍 전압으로 선택된 메모리 셀을 프로그래밍한다. 부스트된 터브 프로그래밍에 있어서, 기판 또는 기판 "터브"(본원에서는, "터브"로 지칭됨)는, 상승한 전압 레벨로 올려져서, 각 직렬 스트링의 부동 게이트 트랜지스터 메모리 셀의 채널과 소스 및 드레인 노드를 캐리어로 안정적이고 균일하게 프리차지한다. 캐리어는, 각 부동 게이트 트랜지스터 메모리 셀의 소스, 드레인, 및 채널과 기판 터브 간에 형성된 진성 다이오드를 통하여 직렬 스트링의 채널에 연결된다. 그 다음에, 선택되지 않은 부동 게이트 메모리 셀의 게이트에 높은 패스 전압이 인가되고, 선택된 메모리 셀에 높은 게이트 프로그래밍 전압이 인가되어, 비트라인 상에 배치되는 프로그램 또는 프로그램-금지 전압에 따라, 선택된 메모리 셀이 프로그래밍되는 것을 허용한다.
부스트된 터브 프로그래밍에 있어서의 기판 터브를 이용한 채널의 이러한 프리차지는, 부동 게이트 메모리 어레이의 비트라인 회로, 소스 라인 회로, 디코더, 및 센스 증폭기/구동기가 더 낮은 전압을 이용하는 것을 허용한다. 이들 회로의 더 낮은 동작 전압은, 이들 장치에서 더 작은 회로 및 소자 피처 사이즈(feature size)가 이용되는 것을 허용하고, 또한, 더 작은 플래시/부동 게이트 메모리 어레이가 설계되는 것을 허용한다. 또한, 부스트된 터브 프로그래밍은, NAND 플래시 아키텍처 부동 게이트 메모리 어레이의 소거 블록의 벌크 소거를 위해 이용되는 기판/기판 터브에 있어서 고전압 회로의 재사용을 허용한다. 또한, 부스트된 터브 프로그래밍은, 더 복잡한 회로 경로 및 다수의 개입 회로 노드를 갖는, 부스트된 비트라인 또는 부스트된 소스 라인 프로그래밍 방법에서보다 더 특정된 프리차지 전압의 제어를 허용한다. 또한, 이러한 개입 회로 복잡성의 감소로 인해, 터브 전압은 프로그래밍 및 최소 교란을 위해 더 쉽고 더 균일하게 최적화될 수 있다. 또한, 부스트된 터브 프로그래밍 방식은, 개별적인 프로그래밍 상태에 관계없이 부동 게이트 메모리 셀의 스트링에서 더 균일하고 안정적인 채널을 구축하여, 프로그래밍 동작에 있어서 더 나은 제어 및 정확도를 허용한다.
부스트된 터브 프로그래밍 방식을 이용한 NAND 아키텍처 플래시 메모리의 프로그래밍에 있어서, 기판 터브(252)는, 선택된 프리차지 전압 레벨로 상승한다. 이와 동시에, 유사 레벨 전압이, 부동 게이트 메모리 셀(204)의 선택된 직렬 스트링에 접속된 비트라인(208)과 소스 라인(206) 상에 배치된다. 다른 방법으로는, 비트라인(208)과 소스 라인(206)은, 고임피던스 모드(Hi Z)로 배치되어, 개별 전압으로 구동되는 대신에 기판 터브(252)의 상승한 전압으로 부동하는 것이 허용될 수 있다. 기판 터브(252)에 인가된 선택된 프리차지 전압은, P형 도핑된 기판 터브(252)와 소스 및 드레인 N+ 확산의 접합에 의해 각 부동 게이트 트랜지스터(202) 내에 형성된 진성 다이오드(도시되지 않음)를 통하여 흐른다. 각 부동 게이트 트 랜지스터(202)에서 보이는 전압(다이오드 강하(diode drop)보다 작은, 기판 터브(252) 프리차지 전압)은, 부동 게이트 트랜지스터(202) 내에 캐리어의 채널을 프리차지한다. 이러한 채널 전압의 일부는, 진성 다이오드로 인해 기판 터브(252)로부터 프리차지 전압이 제거된 후, 그 상태를 유지할 것이다(다이오드 강하보다 작은 프리차지 전압이 용량성 결합에 의해 영향을 받아, 진성 다이오드 공핍 영역, 제어 게이트, 및 소스와 드레인 노드로 인한 전체 용량에 대한 채널의 결합 비율(coupling ratio)만큼 감소하게 될 것이다).
직렬 스트링의 부동 게이트 트랜지스터 메모리 셀의 채널이 프리자치된 후, 기판 터브(252) 상의 인가 전압은 낮아진다. 이와 동시에, 선택된 부동 게이트 메모리 셀(202)의 워드 라인(210) 상에 높은 게이트 프로그래밍 전압이 구축되고, 직렬 접속된 스트링(204)의 선택되지 않은 부동 게이트 메모리 셀(202)의 워드 라인(210) 상에 높은 패스 전압이 구축된다. 또한, 소망에 따라, "프로그램" 전압 또는 "프로그램-금지" 전압은 프로그래밍될 부동 게이트 메모리 셀(202)을 포함하는 직렬 접속된 스트링(204)에 접속된 비트라인(208) 상에 구축된다. "프로그램" 비트라인 전압은 드레인 선택 게이트(212)를 턴 온하여, 선택된 직렬 접속된 스트링(204)의 프리차지된 채널을 방전하고 선택된 부동 게이트 메모리 셀(202)이 프로그래밍되는 것을 허용한다. "프로그램-금지" 비트라인 전압은, 드레인 선택 게이트(212)를 오프 상태로 배치하고, 부동 게이트 메모리 셀(204)의 선택된 직렬 스트링의 채널 내에 프리차지된 캐리어를 포획하여, 이들을 전압에 있어서 위쪽으로 용량성으로 연결하고, 선택된 직렬 스트링(204)의 부동 게이트 메모리 셀(202)의 프로 그래밍을 방지한다. 그 다음에, 선택된 메모리 셀(202)의 게이트 프로그래밍 전압은, 접속된 비트라인(208) 상에 배치된 프로그램 또는 프로그램-금지 전압에 따라, 직렬 스트링(204)의 선택된 부동 게이트 메모리 셀(202)을 프로그래밍된 상태 또는 금지된 상태(논리 "0" 또는 논리 "1")로 프로그래밍한다.
도 5는, 프로그램 및 프로그램 금지 전압을 이용한 부스트된 터브 프로그래밍 동작에 있어서, NAND 플래시 아키텍처 부동 게이트 메모리 어레이의 파형(500)을 나타낸다. 도 5에서, NAND 아키텍처 부동 게이트 셀(202) 직렬 스트링(204)은, 그 소스/드레인 웰 진성 다이오드를 통하여 기판 터브(252)에서 5V 전압(502)에 의해 프리차지된다. 이와 동시에, 부동 게이트 메모리 셀(202)의 선택된 직렬 스트링(204)에 접속된 비트라인(208)과 소스 라인(206)은, 고임피던스 모드로 배치되어, 다이오드 강하보다 작은, P+ 기판 터브(252) 프리차지 전압을 대략 4.5V(504, 506)로 따르게 하는 것이 허용된다. 다른 방법으로는, 부동 게이트 메모리 셀(202)의 선택된 직렬 스트링(204)에 접속되는 비트라인(208)과 소스 라인(206) 상에 4.5V(504, 506)의 전압이 배치될 수 있다. 구동되지 않거나 최소로 구동되는 부동 또는 저전압 비트라인(208)과 소스 라인(206)은, 비트라인과 소스 라인 회로, 디코드 회로, 및 임의의 지원 회로에서 소자 피처 사이즈가 보다 작은 저전압 회로 장치의 이용을 허용한다.
도 5에 도시된 바와 같이, 부스트된 터브 프로그래밍 동작에 있어서, 드레인 선택 게이트(212)는 드레인 선택 게이트 제어 라인(214)에 인가된 1V 전압(508)에 의해 턴 온되어, 비트라인 전압(504)이, 비트라인(208)으로부터 선택된 직렬 접속 된 스트링(204)에 접속되는 것을 허용한다. 소스 선택 게이트(216)는, 소스 선택 게이트 제어 라인(218)에 인가된 0V 전압(512)에 의해 턴 오프되어, 소스 라인(206)의 4.5V 전압(506)을 선택된 직렬 접속된 스트링(204)으로부터 절연한다. 다른 방법으로는, 소스 선택 게이트(216)의 펀치 스루 손상의 가능성을 줄이기 위해, 소스 선택 게이트(216)는 소스 선택 게이트 제어 라인(218)에 인가된 1V 전압(510)에 의해 턴 온되어, 4.5V 전압(506)이, 소스 라인(206)으로부터 선택된 직렬 접속된 스트링(204)에 접속되는 것을 허용한다. 직렬 접속된 스트링(204)의 부동 게이트 메모리 셀(202)의 워드 라인(210)은 0V(522)로 유지되거나, 혹은 고임피던스 모드로 배치되어 부동(520)하는 것이 허용된다. 기판 터브(252)에 인가된 5V 프리차지 전압(502)은, 기판 터브(252)와 채널, 소스 웰, 및 드레인 웰 간에 각 부동 게이트 트랜지스터(202) 내에 형성된 진성 다이오드(도시되지 않음)를 통하여 흐른다. 각 부동 게이트 트랜지스터(202)에서 보이는 전압(다이오드 강하보다 작은 기판 터브(252) 프리차지 전압)은, 부동 게이트 트랜지스터(202) 내에 캐리어의 채널을 프리차지한다. 채널, 소스, 및 드레인의 진성 다이오드는, 프리차지 전압이 제거된 후, 프리차지 전압 및 생성된 캐리어 채널이 채널 내에 보유되는 것을 허용한다는 것에 주목한다.
5V의 기판 터브(252) 프리차지 전압(502)이 낮아지고 기판 터브(252)가 방전(514)함에 따라, 선택된 부동 게이트 메모리 셀(202)의 워드 라인(210) 상에 20V의 높은 게이트 프로그래밍 전압(516)이 인가되고, 직렬 접속된 스트링(204)의 선택되지 않은 부동 게이트 메모리 셀(202)의 워드 라인(210) 상에 10V의 높은 패스 전압 (518)이 인가되어, 이들을 턴 온시킨다. 그 후, 또는 이와 동시에, 소망하는 0V의 "프로그램" 전압(526) 또는 Vcc의 "프로그램-금지" 전압(524)이 직렬 접속된 스트링(204)에 접속되는 비트라인(208) 상에 구축된다. 20V의 게이트 프로그래밍 전압(516)과 함께 접속된 비트라인(208) 상에 배치된 전압은, 선택된 직렬 스트링(204)의 채널 내에 프리차지된 캐리어를 포획하거나 이를 방전하므로, 선택된 부동 게이트 메모리 셀(202)을 프로그래밍된 상태 또는 금지된 상태(논리 "0" 또는 논리 "1")로 프로그래밍한다.
도 5에 도시된 본 발명의 NAND 아키텍처 플래시 메모리 장치 실시예에 있어서, 10V의 높은 선택 워드 라인 전압(518)과 20V의 게이트 프로그래밍 워드 라인 전압(516)이 인가되고 나서 조금 후에, 5V의 부스트된 터브 전압(502)이 제거되므로, 워드 라인 전압은 대략 5V 또는 6V에 이미 도달하였다는 것에 주목한다. 이는, 프리차지된 채널과 프로그래밍 전압의 더 나은 결합을 허용한다. 그러나, 본 발명의 다른 실시예에서, 워드 라인 전압(516, 518), 기판 터브 전압(502), 및 비트라인 전압(524, 526)의 상대 타이밍(relative timing)은, 금지 특성과 프리차지 값의 상이한 최적화를 허용하기 위해 변할 수 있다는 것에 주목한다.
또한, 본원 개시내용의 이득을 이용하여, 당해 기술분야의 당업자에게는, 본 발명의 부스트된 기판/기판 터브 NAND 아키텍처 플래시 프로그래밍 방법 및 어레이 실시예들에 대하여, 다른 프로그래밍 전압 레벨과 시퀀스가 가능하고 명백하다는 것에 주목한다.
결론
이상, 선택된 부동 게이트 메모리 셀의 게이트에 높은 게이트 프로그래밍 전압을 인가하고 프로그램 또는 프로그램-금지 전압을 연결하여 소망에 따라 선택된 부동 게이트 메모리 셀(들)을 프로그래밍하기 전에, NAND 플래시 메모리 어레이의 기판 또는 기판 "터브"에 전압을 인가하여, 부동 게이트 메모리 셀 내의 캐리어 채널을 프리차지하는, 부스트된 기판 터브/기판 부동 게이트 메모리 셀 프로그래밍 프로세스를 설명하였다. 부스트된 터브 프로그래밍 방식의 이용은, NAND 플래시 어레이의 비트라인 및/또는 소스 라인 회로 설계가, 부동 게이트 메모리 셀의 프로그래밍 동안 고전압을 견디거나 운반할 수 있어야 한다는 요구 조건을 회피하고, 기판 터브에 접속된 블록 소거 고전압 회로의 재사용을 허용한다. 이는, NAND 플래시 메모리 어레이가, 더 작은 회로 설계 및/또는 더 작은 회로 피처 요소로 설계되는 것을 허용한다. 또한, 부스트된 터브 프로그래밍 방식은, 쉽게 조정할 수 있고 더 균일한 성질을 갖는, 프리차지 채널의 생성을 허용한다.
본원에서는, 특정 실시예들을 예시하고 설명하였지만, 당해 기술분야의 당업자이면, 도시된 특정 실시예들은, 동일 목적을 달성하기 위해 연산되는 임의의 구성으로 대체될 수 있다는 것을 알 수 있을 것이다. 본 발명의 다수의 적응은 당해 기술분야의 당업자에게 명백할 것이다. 따라서, 본 출원은, 본 발명의 임의의 적응 또는 변형을 포함하는 것으로 의도된다. 본 발명은 다음의 특허청구범위 및 그 등가물에 의해서만 한정되는 것으로 명백히 의도된다.

Claims (84)

  1. 비휘발성 메모리 장치의 동작 방법으로서,
    복수의 스트링으로 연결되는 복수의 부동 게이트 메모리 셀의 복수의 채널에 기판 터브(substrate tub)를 통하여 프리차지(precharge) 전압을 연결하는 단계;
    선택된 개수의 스트링 중 각 스트링의 선택된 부동 게이트 메모리 셀의 상기 게이트에 게이트 프로그래밍 전압을 연결하는 단계; 및
    상기 선택된 개수의 스트링 중 각 스트링의 채널에 프로그램 전압 또는 프로그램-금지(program-inhibit) 전압을 선택적으로 연결하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 프리차지 전압을 분리(uncoupling)한 후 상기 선택된 개수의 스트링 중 각 스트링의 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 상기 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 프리차지 전압을 분리하기 전 상기 선택된 개수의 스트링 중 각 스트링의 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 상기 게이트 프로그래밍 전압을 연결하는 단계를 더 포함하는 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 선택된 개수의 스트링 중 각 스트링의 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 상기 게이트 프로그래밍 전압을 연결하고, 상기 게이트 프로그래밍 전압이 선택된 전압 레벨에 도달한 후 상기 프리차지 전압을 분리하는 단계를 더 포함하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    드레인 선택 게이트 트랜지스터를 통하여 상기 선택된 개수의 스트링 중 각 스트링의 상기 채널에 상기 프로그램 전압 또는 상기 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 프로그래밍 전압이 상기 선택된 개수의 스트링 중 각 스트링의 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 연결될 때 상기 선택된 개수의 스트링 중 각 스트링의 상기 채널에 상기 프로그램 전압 또는 상기 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 선택된 개수의 스트링 중 각 스트링의 제1 부동 게이트 메모리 셀의 드레인에 상기 프로그램 전압 또는 상기 프로그램-금지 전압을 선택적으로 연결하는 단계를 더 포함하는 방법.
  8. 기판 터브;
    상기 기판 터브 내에 형성된 적어도 하나의 추가 부동 게이트 메모리 셀과 직렬인 부동 게이트 메모리 셀;
    상기 부동 게이트 메모리 셀의 게이트에 연결된 워드 라인;
    상기 부동 게이트 메모리 셀의 드레인에 연결된 비트라인; 및
    상기 부동 게이트 메모리 셀의 소스에 연결된 소스 라인을 포함하는 메모리 장치로서,
    상기 메모리 장치는, 상기 기판 터브 상의 프리차지 전압으로 상기 부동 게이트 메모리 셀 내의 채널을 프리차지하고, 상기 드레인에 선택적으로 연결되는 프로그램 전압 또는 프로그램-금지 전압과 상기 게이트 상의 부동 게이트 프로그래밍 전압으로 상기 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 장치는, 상기 게이트 상의 상기 게이트 프로그래밍 전압과 상기 드레인으로의 상기 프로그램 전압 또는 상기 프로그램-금지 전압을 어서트(assert)함으로써 상기 부동 게이트 메모리 셀을 프로그래밍하기 전 상기 기판 터브의 상기 프리차지 전압을 제거하도록 구성되는 메모리 장치.
  10. 제8항에 있어서,
    상기 메모리 장치는, 상기 부동 게이트 메모리 셀을 프로그래밍하기 위해 상기 게이트 상의 상기 게이트 프로그래밍 전압과 상기 드레인으로의 상기 프로그램 전압 또는 상기 프로그램-금지 전압을 어서트한 후 상기 기판 터브의 상기 프리차지 전압을 제거하도록 구성되는 메모리 장치.
  11. 제10항에 있어서,
    상기 메모리 장치는, 상기 게이트 프로그래밍 전압이 상기 게이트 상에 어서트되고 선택된 전압 레벨에 도달한 후 상기 기판 터브의 상기 프리차지 전압을 제거하도록 구성되는 메모리 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 부동 게이트 메모리 셀은 메모리 어레이 내에 배열된 복수의 부동 게이트 메모리 셀 중 하나이고, 상기 복수의 메모리 셀은 소스 드레인 간 직렬 연결된 각 스트링 내의 상기 부동 게이트 메모리 셀들과 메모리 셀들의 복수의 스트링으로 연결되고, 각 스트링의 제1 부동 게이트 메모리 셀의 드레인은 상기 비트라인에 연결되고, 각 스트링의 최종 부동 게이트 메모리 셀의 소스는 상기 소스 라인에 연결되는 메모리 장치.
  13. 제12항에 있어서,
    부동 게이트 메모리 셀들의 각 스트링의 상기 제1 부동 게이트 메모리 셀의 상기 드레인은 드레인 선택 게이트 트랜지스터에 연결되고, 상기 최종 부동 게이트 메모리 셀의 상기 소스는 소스 선택 게이트 트랜지스터에 연결되는 메모리 장치.
  14. 제12항에 있어서,
    상기 메모리 장치는, 상기 기판 터브 상의 상기 프리차지 전압으로 상기 부동 게이트 메모리 셀들의 선택된 스트링 내의 채널을 프리차지하고, 상기 선택된 스트링의 상기 제1 부동 게이트 메모리 셀의 상기 드레인에 선택적으로 연결되는 프로그램 전압 또는 프로그램-금지 전압과 상기 선택된 부동 게이트 메모리 셀의 상기 게이트 상의 상기 게이트 프로그래밍 전압으로 상기 스트링의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 메모리 장치.
  15. 제12항에 있어서,
    상기 메모리 장치는, 부동 게이트 메모리 셀들의 선택된 스트링의 선택되지 않은 부동 게이트 메모리 셀들에 패스(pass) 전압을 연결하도록 구성되는 메모리 장치.
  16. 플래시 메모리 장치에 연결된 호스트를 포함하는 시스템으로서,
    상기 플래시 메모리 장치는,
    로우(row)들 및 컬럼(column)들로 배열되고 복수의 스트링으로 연결되는 복수의 부동 게이트 메모리 셀을 갖는 적어도 하나의 기판 터브 상에 형성된 NAND 아키텍처 메모리 어레이;
    상기 부동 게이트 메모리 셀들의 로우의 하나 이상의 게이트에 각각 연결되는 복수의 워드 라인;
    하나 이상의 스트링의 제1 부동 게이트 메모리 셀의 드레인에 각각 연결되는 복수의 비트라인; 및
    하나 이상의 스트링의 최종 부동 게이트 메모리 셀의 소스에 연결되는 적어도 하나의 소스 라인을 포함하고,
    상기 플래시 메모리 장치는, 부동 게이트 메모리 셀들의 상기 복수의 스트링 내의 채널을 프리차지하기 위해 상기 적어도 하나의 기판 터브 상에 프리차지 전압을 연결하도록 구성되고,
    상기 플래시 메모리 장치는, 상기 연결된 워드 라인을 통하여 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 게이트 프로그래밍 전압을 인가하고 상기 연결된 비트라인을 통하여 선택된 프로그램 전압 또는 프로그램-금지 전압을 인가함으로써 부동 게이트 메모리 셀들의 선택된 개수의 스트링 각각의 선택된 부동 게이트 메모리 셀을 프로그래밍하도록 구성되는 시스템.
  17. 제16항에 있어서,
    상기 플래시 메모리 장치는, 상기 연결된 워드 라인을 통하여 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 게이트 프로그래밍 전압을 인가하고 상기 연결된 비트라인을 통하여 선택된 프로그램 전압 또는 프로그램-금지 전압을 인가함으로써 부동 게이트 메모리 셀들의 선택된 개수의 스트링 각각의 상기 선택된 부동 게이트 메모리 셀을 프로그래밍하기 전 상기 기판 터브의 상기 연결된 프리차지 전압을 제거하도록 구성되는 시스템.
  18. 제16항에 있어서,
    상기 플래시 메모리 장치는, 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 상기 게이트 프로그래밍 전압을 인가한 후 상기 기판 터브의 상기 연결된 프리차지 전압을 제거하도록 구성되는 시스템.
  19. 제18항에 있어서,
    상기 플래시 메모리 장치는, 상기 게이트 프로그래밍 전압이 상기 선택된 부동 게이트 메모리 셀의 상기 게이트에 인가되고 소정의 전압 레벨에 도달한 후 상기 기판 터브의 상기 프리차지 전압을 제거하도록 구성되는 시스템.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 플래시 메모리 장치는, 상기 기판 터브의 상기 프리차지 전압을 선택적으로 조정하도록 구성되는 시스템.
  21. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 호스트는 프로세서 또는 컴퓨터 시스템인 시스템.
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