KR20090089108A - 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 Download PDF

Info

Publication number
KR20090089108A
KR20090089108A KR1020080014479A KR20080014479A KR20090089108A KR 20090089108 A KR20090089108 A KR 20090089108A KR 1020080014479 A KR1020080014479 A KR 1020080014479A KR 20080014479 A KR20080014479 A KR 20080014479A KR 20090089108 A KR20090089108 A KR 20090089108A
Authority
KR
South Korea
Prior art keywords
nanowires
substrate
semiconductor device
nanowire
forming
Prior art date
Application number
KR1020080014479A
Other languages
English (en)
Inventor
이문숙
조병옥
류만형
타카히로 야스에
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080014479A priority Critical patent/KR20090089108A/ko
Priority to US12/388,012 priority patent/US20090209071A1/en
Publication of KR20090089108A publication Critical patent/KR20090089108A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/16—Memory cell being a nanotube, e.g. suspended nanotube

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

제1 도전형으로 도핑된 제1 나노 와이어들 및 제2 도전형으로 도핑된 제2 나노 와이어들이 제1 기판과 평행한 제1 방향으로 각각 연장되도록, 제1 기판 상에 제1 방향과 수직한 제2 방향으로 제1 및 제2 나노 와이어들을 교대로 배치한다. 제1 및 제2 나노 와이어들을 부분적으로 감싸며 제1 방향과 일정한 각도를 이루는 제3 방향으로 각각 연장되는 복수 개의 게이트 라인들을 제3 방향과 수직한 제4 방향으로 제1 기판 상에 형성한다. 이에 따라, 최적의 채널 물질을 포함하며 서로 다른 도전형으로 도핑된 나노 와이어 채널을 사용하여, 우수한 특성을 갖는 반도체 장치를 형성할 수 있다.

Description

반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE MANUFACTURED USING THE SAME}
본 발명은 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다. 보다 상세하게는, 본 발명은 나노 와이어 채널을 갖는 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다.
트랜지스터의 채널 물질로 실리콘이 주로 사용되어 왔다. 하지만, 트랜지스터의 종류에 따라, 상기 채널에 사용되어 최적화된 성능을 발휘하는 물질이 달라질 수 있다. 예를 들어, 피모스(PMOS) 트랜지스터의 경우 실리콘 이외에 게르마늄을 사용하여 채널을 형성할 경우 상기 트랜지스터의 특성이 향상될 수 있고, 엔모스(NMOS) 트랜지스터의 경우 실리콘 이외에 갈륨비소(GaAS)와 같은 물질을 사용하여 채널을 형성할 경우 트랜지스터의 특성 향상을 기대할 수 있다.
이에 따라, 피모스 트랜지스터 및 엔모스 트랜지스터를 함께 포함하는 씨모스(CMOS) 트랜지스터를 형성할 때, 각 트랜지스터의 종류에 따라 최적화된 물질로 채널을 형성하기 위해서는 단일의 공정이 아닌 몇 개의 공정들을 수행해야 한다. 예를 들어, 실리콘 기판 위에 게르마늄 막을 에피택시얼 성장 방식으로 형성하고, 상기 게르마늄 막 상에 갈륨비소 막을 에피택시얼 성장 방식으로 형성하는 방법으로 씨모스 트랜지스터를 형성할 수 있다. 하지만, 이와 같은 방법은 낮은 압력 및 높은 온도와 같은 까다로운 공정 조건을 필요로 하고, 서로 다른 물질을 포함하는 막을 적층해야 하기 때문에 실제 수행에 있어서 어렵고 복잡한 문제를 야기한다.
이에 따라, 본 발명의 일 목적은 최적화된 채널 물질을 갖는 나노 와이어 채널을 형성함으로써, 향상된 성능을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 제조 방법을 사용하여 제조된 반도체 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 제1 도전형으로 도핑된 제1 나노 와이어들 및 제2 도전형으로 도핑된 제2 나노 와이어들이 제1 기판과 평행한 제1 방향으로 각각 연장되도록, 상기 제1 기판 상에 상기 제1 방향과 수직한 제2 방향으로 상기 제1 및 제2 나노 와이어들을 교대로 배치한다. 상기 제1 및 제2 나노 와이어들을 부분적으로 감싸며 상기 제1 방향과 일정한 각도를 이루는 제3 방향으로 각각 연장되는 복수 개의 게이트 라인들을 상기 제3 방향과 수직한 제4 방향으로 상기 제1 기판 상에 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 나노 와이어들을 부분적으로 제거하여 복수 개의 제1 및 제2 나노 와이어 패턴들이 각각 형성될 수 있다. 이때, 상기 게이트 라인들은 상기 제1 및 제2 나노 와이어 패턴들을 부분적으로 감쌀 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 방향으로 서로 인접한 제1 및 제2 나노 와이어 패턴들 한 쌍을 포함하는 단위 셀이 복수 개 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제4 방향으로 배열된 복수 개의 단위 셀들은 단위 셀 열(column)을 정의할 수 있고, 상기 제3 방향으로 배열된 복수 개의 상기 단위 셀 열들은 단위 셀 어레이(array)를 정의할 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 단위 셀 열들 내의 단위 셀들에 공통적으로 연결되는 비트 라인이 더 형성될 수 있고, 상기 단위 셀들에 각각 연결된 복수 개의 커패시터들이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트 라인을 상기 각 단위 셀들에 연결하는 복수 개의 비트 라인 콘택들이 더 형성될 수 있고, 상기 각 커패시터들을 상기 각 단위 셀에 연결하는 복수 개의 커패시터 콘택들이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 단위 셀 내의 제1 및 제2 나노 와이어 패턴들과 공통적으로 접촉하여 상기 각 비트 라인 콘택들과 접촉하는 복수 개의 제1 오믹막들이 더 형성될 수 있고, 상기 단위 셀 내의 제1 및 제2 나노 와이어 패턴들과 각각 접촉하여 상기 각 커패시터 콘택들과 접촉하는 복수 개의 제2 오믹막들이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 나노 와이어들 표면에 게이트 절연막이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막이 형성될 때, 상기 제1 및 제2 나노 와이어들이 상기 제1 기판 상에 배치되기 전에 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 방향은 상기 제2 방향과 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 방향은 상기 제1 방향과 예각을 이룰 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형은 p 타입이고, 상기 제2 도전형은 n 타입일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 나노 와이어들은 게르마늄을 포함할 수 있고, 상기 제2 나노 와이어들은 갈륨비소(GaAs)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 나노 와이어들은, 제2 기판 및 제3 기판 상에 각각 촉매 입자를 도포하고 나노 와이어 소스 가스를 증착하여 성장시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 방향으로 각각 연장되는 복수 개의 트렌치들이 제1 기판 상에 상기 제4 방향으로 더 형성될 수 있고, 상기 게이트 라인들은 상기 트렌치들을 매립하도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 나노 와이어들을 교대로 배치할 때, 상기 제1 기판 상에 상기 제1 나노 와이어들을 상기 제2 방향을 따라 일정한 간격으로 배치하고, 상기 제1 기판 상에 상기 제2 나노 와이어들을 상기 제1 나노 와이어들 사이에 상기 제2 방향으로 따라 일정한 간격으로 배치할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 제1 나노 와이어 패턴, 제2 나노 와이어 패턴 및 게이트 라인을 포 함한다. 상기 제1 나노 와이어 패턴은 기판 상에 상기 기판과 평행한 제1 방향으로 연장되고 제1 도전형으로 도핑된다. 상기 제2 나노 와이어 패턴은 상기 제1 방향으로 연장되고 제2 도전형으로 도핑되어 상기 제1 방향과 수직한 제2 방향으로 상기 제1 나노 와이어 패턴과 일정 간격 이격되도록 상기 기판 상에 배치된다. 상기 게이트 라인은 상기 제1 및 제2 나노 와이어 패턴들을 부분적으로 감싸며 상기 제1 방향과 일정한 각도를 이루는 제3 방향으로 연장된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 나노 와이어 패턴들을 포함하는 하나의 단위 셀이 정의되고, 복수 개의 상기 단위 셀들이 상기 제3 방향과 수직한 제4 방향으로 배열되어 단위 셀 열을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 장치는 상기 각 단위 셀 열들 내의 단위 셀들에 공통적으로 연결되는 비트 라인 및 상기 단위 셀들에 각각 연결된 복수 개의 커패시터들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 나노 와이어 패턴들과 상기 게이트 라인 사이에는 게이트 절연막이 더 형성될 수 있다.
전술한 바와 같이 본 발명에 의하면, 최적의 채널 물질을 사용하여 서로 다른 도전형을 갖는 나노 와이어들을 각각 형성하고, 상기 나노 와이어들을 기판 상에 교대로 배치한 다음, 게이트 구조물, 비트라인 및 커패시터 등을 형성한다. 이에 따라, 우수한 채널 특성을 갖는 반도체 장치를 간단한 방법을 통해 제조할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 5, 도 10 내지 도 12 및 도 14 내지 도 15는 본 발명의 실시예 들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이며, 도 13 및 도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 13은 도 12에 도시된 반도체 장치를 I-I' 선을 따라 절단한 단면도이고, 도 16은 도 15에 도시된 반도체 장치를 II-II' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 제2 기판(200) 상에 복수 개의 제1 촉매 입자들(12)을 도포하고, 제3 기판(300) 상에 복수 개의 제2 촉매 입자들(13)을 도포한다.
제2 및 제3 기판들(200, 300)은 실리콘 혹은 게르마늄과 같은 반도체 물질이나 산화물 혹은 질화물과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 촉매 입자들(12, 13)은 수 나노미터의 직경을 가지며, 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 촉매 입자들(12, 13)은 금, 니켈, 코발트, 알루미늄 등의 금속을 포함할 수 있다. 제1 및 제2 촉매 입자들(12, 13)은 임프린트(imprint) 방식, 리프트-오프(lift-off) 방식 혹은 사진 식각(photo-etch) 방식으로 제2 및 제3 기판들(200, 300) 상에 각각 도포될 수 있다.
도 2를 참조하면, 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 제1 및 제2 촉매 입자들(12, 13)이 위치한 곳에서 제1 나노 와이어들(14) 및 제2 나노 와이어들(15)을 각각 성장시킨다. 본 발명의 일 실시예에 따르면, 제1 및 제2 나노 와이어들(14, 15)은 각 제2 및 제3 기판들(200, 300)에 수직한 방향으로 성장한다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 나노 와이어 들(14, 15)은 각 제2 및 제3 기판들(200, 300)에 수직하지 않고 랜덤한 방향으로 성장할 수 있다. 각 제1 및 제2 나노 와이어들(14, 15)은 단면이 원형을 가질 수도 있고, 이와는 달리 사각형, 육각형, 팔각형 등의 다각형 형상을 가질 수도 있다.
상기 나노 와이어 소스 가스로서, SiH4, SiCl4 등과 같은 실리콘 소스 가스, GeH4, GeCl4 등과 같은 게르마늄 소스 가스, Ga(C2H5)3 및 AsH3와 같은 갈륨비소 소스 가스가 사용될 수 있다. 이에 따라, 제1 및 제2 나노 와이어들(14, 15)은 실리콘, 게르마늄 혹은 갈륨비소를 포함하는 반도체 나노 와이어로 성장할 수 있다. 제1 및 제2 나노 와이어들(14, 15)은 전술한 물질에만 한정되지 않으며, 4족 물질 혹은 3-5족 화합물 중에서 양호한 채널 특성을 가지는 물질을 포함하도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 나노 와이어들(14)은 게르마늄을 포함하고, 제2 나노 와이어들(15)은 갈륨비소를 포함하도록 형성된다. 이 경우, B2H6와 같은 P 타입의 불순물 소스 가스를 사용하여 제1 나노 와이어들(14)은 P 타입으로 도핑될 수 있고, PH3와 같은 N 타입의 불순물 소스 가스를 사용하여 제2 나노 와이어들(15)은 N 타입으로 도핑될 수 있다.
도 3을 참조하면, 산화물 혹은 질화물과 같은 절연 물질을 포함하는 제1 기판(100)이 준비된다.
본 발명의 일 실시예에 따르면, 제1 기판(100)에는 제2 방향으로 각각 연장되는 트렌치들(105)이 상기 제2 방향과 수직한 제1 방향으로 복수 개 형성된다. 이 경우, 후술하는 게이트 라인들(140, 도 11 참조)이 트렌치들(105)을 매립하며, 이 에 따라 게이트 절연막 패턴들(126, 128, 도 8 혹은 도 9 참조) 및 나노 와이어 패턴들(16, 17, 도 8 내지 도 10 참조)을 감싸는 게이트 올 어라운드(Gate All Around: GAA) 타입의 게이트 구조물이 형성될 수 있다. 이와는 달리, 트렌치들(105)은 형성되지 않을 수도 있으며, 이 경우에는 상기 게이트 구조물은 게이트 절연막 패턴들(126, 128) 및 나노 와이어 패턴들(16, 17)을 Ω 형상으로 감싸는 Ω 타입으로 형성될 수 있다.
도 4를 참조하면, 제1 나노 와이어들(14)을 제1 기판(100) 상에 배치한다. 본 발명의 일 실시예에 따르면, 상기 제1 방향으로 각각 연장된 제1 나노 와이어들(14)을 상기 제2 방향을 따라 배치한다. 이에 따라, 각 제1 나노 와이어들(14)은 각 트렌치들(105)과 수직하게 배치되며, 트렌치들(105)에 매립되는 각 게이트 라인들(140)과도 수직하게 배치된다.
도 5를 참조하면, 제2 나노 와이어들(15)을 제1 기판(100) 상에 배치한다. 본 발명의 일 실시예에 따르면, 상기 제1 방향으로 각각 연장된 제2 나노 와이어들(15)을 제1 나노 와이어들(14) 사이사이에 상기 제2 방향을 따라 배치한다. 이에 따라, 제1 기판(100) 상에는 상기 제2 방향을 따라 제1 나노 와이어(14)-제2 나노 와이어(15)-제1 나노 와이어(14)-제2 나노 와이어(15)와 같은 순서로 제1 및 제2 나노 와이어들(14, 15)이 배치된다. 이때, 제1 나노 와이어들(14)과 마찬가지로, 각 제2 나노 와이어들(15)은 각 트렌치들(105)과 수직하게 배치되며, 트렌치들(105)에 매립되는 각 게이트 라인들(140)과도 수직하게 배치된다.
한편, 제1 나노 와이어들(14)이 먼저 배치되고 제2 나노 와이어들(15)이 나 중에 배치되는 방식과는 달리, 상기 제2 방향을 따라 놓여지는 순서대로 제1 및 제2 나노 와이어들(14, 15)이 교대로 제1 기판(100) 상에 배치될 수도 있다.
도 6을 참조하면, 제1 오믹막(ohmic layer)(110) 및 제2 오믹막(115)을 제1 및 제2 나노 와이어들(14, 15) 상에 형성한다.
제1 오믹막(110)은 인접하는 제1 및 제2 나노 와이어들(14, 15) 한 쌍 및 이들 사이의 제1 기판(100) 상에 형성되고, 제2 오믹막(115)은 각 제1 및 제2 나노 와이어들(14, 15) 상에 형성된다. 본 발명의 실시예들에 따르면, 제1 및 제2 오믹막들(110, 115)은 트렌치들(105)이 형성되지 않은 제1 기판(100) 부분 상에 형성된다. 제1 오믹막(110)은 이후 형성되는 제1 비트라인 콘택(150, 도 12 참조)과 접촉하고, 제2 오믹막(115)은 이후 형성되는 제1 커패시터 콘택(180, 도 16 참조)과 접촉하며, 이에 따라 각각 제1 비트라인(160, 도 12 참조) 및 제1 커패시터(190, 도 15 참조)에 전기적으로 연결된다.
본 발명의 실시예들에 따르면, 제1 및 제2 오믹막들(110, 115)은 각각 복수 개로 형성된다. 구체적으로, 복수 개의 제1 오믹막들(110)과 복수 개의 제2 오믹막들(115)은 상기 제1 방향으로 교대로 형성된다. 또한, 제1 오믹막들(110)과 한 쌍의 제2 오믹막들(115)은 상기 제2 방향으로 교대로 형성된다.
한편, 제1 및 제2 오믹막들(110, 115)은 코발트, 니켈 등과 같은 금속 물질을 사용하여 제1 및 제2 나노 와이어들(14, 15) 혹은 제1 기판(100) 상에 도포하고 열처리함으로써 금속 실리사이드를 포함하도록 형성할 수 있다. 이때, 상기 금속 물질은 나노-임프린트(nano-imprint) 혹은 나노-트랜스퍼 프린팅(nano-transfer printing)과 같은 스탬핑(stamping) 방식으로 제1 및 제2 나노 와이어들(14, 15) 혹은 제1 기판(100) 상에 도포될 수 있다. 이와 같이, 금속 실리사이드로 제1 및 제2 오믹막들(110, 115)을 형성함으로써, 이후 주로 금속성 물질로 형성되는 제1 비트라인 콘택(150) 혹은 제1 커패시터 콘택(180)과의 오믹 특성을 확보할 수 있다.
도 7을 참조하면, 제1 게이트 절연막(122)을 제1 나노 와이어(14) 표면상에 형성하고, 제2 게이트 절연막(124)을 제2 나노 와이어 표면(15)상에 형성한다. 제1 및 제2 게이트 절연막들(122, 124)은 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 및 제2 게이트 절연막들(122, 124)은 이후 게이트 라인들(140)로 매립되는 트렌치들(105) 상부의 제1 및 제2 나노 와이어들(14, 15) 부분을 감싸도록 형성된다. 제1 및 제2 게이트 절연막들(122, 124)은 이후 형성되는 소자 분리막(130)과 식각 선택비를 갖는 절연 물질을 사용하여 형성된다. 예를 들어, 제1 및 제2 게이트 절연막들(122, 124)은 산화물 혹은 질화물을 사용하여 형성될 수 있다.
한편, 제1 및 제2 게이트 절연막들(122, 124)은 제1 및 제2 오믹막들(110, 115)을 형성하기 이전에, 제1 및 제2 나노 와이어들(14, 15) 표면에 형성될 수도 있다. 이 경우에는, 제1 및 제2 나노 와이어들(14, 15)과 제1 및 제2 오믹막들(110, 115)이 직접 접촉하기 위해서, 제1 및 제2 오믹막들(110, 115)이 형성될 부분의 제1 및 제2 게이트 절연막들(122, 124)을 먼저 제거하는 공정이 수반된다.
도 8을 참조하면, 제1 및 제2 나노 와이어들(14, 15)과 제1 및 제2 게이트 절연막들(122, 124)을 부분적으로 제거하여, 제1 및 제2 나노 와이어 패턴들(16, 17)과 제1 및 제2 게이트 절연막 패턴들(126, 128)을 각각 형성한다.
구체적으로, 각 단위 셀들을 정의하는 복수 개의 제1 영역들(30) 바깥에 존재하는 제1 및 제2 나노 와이어들(14, 15) 부분 및 제1 및 제2 게이트 절연막들(122, 124) 부분을 제거한다. 이에 따라, 각 제1 영역들(30) 내에는 상기 제1 방향으로 각각 연장되고 상기 제2 방향으로 서로 인접한 제1 및 제2 나노 와이어 패턴들(16, 17), 이를 각각 감싸는 제1 및 제2 게이트 절연막 패턴들(126, 128), 제1 오믹막(110) 및 한 쌍의 제2 오믹막들(115)이 형성된다.
본 발명의 실시예들에 따르면, 상기 단위 셀들은 상기 제1 방향으로 복수 개 형성되어 단위 셀 열(column)을 형성한다. 또한, 상기 단위 셀 열들은 상기 제2 방향으로 복수 개 형성되어 단위 셀 어레이(array)를 형성할 수 있다.
한편, 도 9에 도시된 것과 같이, 상기 단위 셀들은 도 8에 도시된 단위 셀들과 다르게 정의될 수도 있다.
구체적으로, 복수 개의 제2 영역들(40) 바깥에 존재하는 제1 및 제2 나노 와이어들(14, 15) 부분 및 제1 및 제2 게이트 절연막들(122, 124) 부분을 사진 식각 공정을 사용하여 제거한다. 이에 따라, 각 단위 셀 내에 제1 및 제2 나노 와이어 패턴들(16, 17), 제1 및 제2 게이트 절연막 패턴들(126, 128), 제1 오믹막(110) 및 한 쌍의 제2 오믹막들(115)이 형성되는 것은 도 8에 도시된 실시예와 동일하지만, 단위 셀들의 배치에 있어서는 서로 다르게 형성된다. 즉, 도 8의 실시예에서는 상기 제1 방향으로 서로 인접하는 각 단위 셀들 내에 형성된 제2 오믹막들(115)이 상 기 제2 방향을 따라 형성되지만, 도 9에 도시된 실시예에서는 상기 제1 방향으로 서로 인접한 각 단위 셀 내의 제2 오믹막들(115)은 상기 제2 방향을 따라 형성되지 않는다. 본 실시예는 도 8의 실시예에 비해서 집적도 면에서는 다소 불리한 점을 가지지만, 인접하는 단위 셀 간의 거리가 지나치게 좁아 서로 간섭 현상이 발생하는 것을 방지할 수 있다.
도 10을 참조하면, 소자 분리막(130)을 트렌치들(105)이 형성되지 않은 제1 기판(100) 부분 상에 형성한다. 소자 분리막(130)은 제1 및 제2 게이트 절연막 패턴들(126, 128)과 식각 선택비를 갖는 절연 물질을 사용하여 제1 절연막을 제1 기판(100) 상에 형성한 다음, 트렌치들(105) 상부의 상기 제1 절연막 부분을 제거함으로써 형성할 수 있다. 이에 따라, 상기 제2 방향으로 각각 연장되는 소자 분리막들(130)이 상기 제1 방향으로 복수 개 형성될 수 있다. 예를 들어, 상기 절연 물질은 폴리머, 산화물, 질화물 등을 포함할 수 있다.
한편, 도 10에서는 도면의 복잡성을 방지하기 위하여, 제1 및 제2 게이트 절연막 패턴들(126, 128)은 도시하지 않았다.
도 11을 참조하면, 트렌치들(105)을 매립하면서 제1 및 제2 나노 와이어 패턴들(16, 17) 및 제1 및 제2 게이트 절연막 패턴들(126, 128)을 감싸는 복수 개의 게이트 라인들(140)을 제1 기판(100) 상에 형성한다. 이에 따라, 각 게이트 라인들(140)은 상기 제2 방향으로 연장되며, 상기 제1 방향으로 복수 개 형성된다. 게이트 라인들(140)은 금속, 금속 질화물, 폴리실리콘 등과 같은 도전성 물질을 사용하여 제1 및 제2 나노 와이어 패턴들(16, 17) 및 제1 및 제2 게이트 절연막 패턴 들(126, 128)을 감싸면서 트렌치들(105)을 매립하도록 제1 기판(100) 및 소자 분리막(130) 상에 제1 도전막을 형성한 후, 상기 제1 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 제1 도전막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정 등을 사용하여 형성할 수 있다. 게이트 라인들(140)이 제1 및 제2 나노 와이어 패턴들(16, 17)을 감싸도록 형성됨으로써, 게이트 올 어라운드 타입의 게이트 구조물이 형성될 수 있다. 또한, 제1 기판(100)에 트렌치들(105)이 형성되지 않은 경우는, 게이트 라인들(140)이 제1 및 제2 나노 와이어 패턴들(16, 17)의 하부를 제외하고 감싸는 구조 즉, Ω 타입의 게이트 구조물이 형성될 수 있다.
도 12 및 도 13을 참조하면, 제1 오믹막(110) 상부의 소자 분리막(130) 부분을 제거하여 제1 홀을 형성하고, 상기 제1 홀을 매립하는 제1 비트라인 콘택(150)을 형성한다. 제1 비트라인 콘택(150)은 상기 제1 홀을 매립하도록 제1 오믹막(110), 소자 분리막(130) 및 게이트 라인들(140) 상에 제2 도전막을 형성한 후, 상기 제2 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 제2 도전막은 금속, 도핑된 폴리실리콘 등과 같은 도전성 물질을 사용하는 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등을 수행함으로써 형성할 수 있다. 제1 오믹막(110)이 복수 개 형성됨에 따라, 이에 대응하는 제1 비트라인 콘택(150)도 복수 개로 형성될 수 있다.
이후, 제1 비트라인 콘택(150) 상부와 접촉하면서 상기 제1 방향으로 연장되는 제1 비트라인(160)을 형성한다. 제1 비트라인(160)은 소자 분리막(130), 게이트 라인들(140) 및 제1 비트라인 콘택(150) 상에 제3 도전막을 형성하고, 상기 제3 도 전막을 사진 식각 공정을 통해 부분적으로 제거함으로써 형성될 수 있다. 상기 제3 도전막은 금속, 도핑된 폴리실리콘 등과 같은 도전성 물질을 사용하는 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 등을 수행함으로써 형성할 수 있다.
제1 비트라인(160)은 상기 제1 방향을 따라 형성된 복수 개의 단위 셀들 내의 제1 비트라인 콘택들(150)과 접촉하도록 형성되며, 이에 따라 하나의 제1 비트라인(160)은 단위 셀 열 내의 모든 제1 비트라인 콘택들(150)과 접촉하여 연결된다. 또한, 복수 개의 단위 셀 열들이 상기 제2 방향으로 형성됨에 따라, 각 단위 셀 열들에 연결되는 제1 비트라인(160)도 상기 제2 방향으로 복수 개 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 비트라인(160)은 제1 비트라인 콘택(150) 상부의 가운데 부분과 접촉하도록 형성된다. 즉, 제1 비트라인(160)은 하부에 제1 및 제2 나노 와이어 패턴들(16, 17)이 형성되지 않은 제1 비트라인 콘택(150) 부분 상에 형성된다.
도 14를 참조하면, 제1 비트라인 콘택(150) 및 제1 비트라인(160)을 커버하도록 소자 분리막(130) 및 게이트 라인들(140) 상에 제2 절연막(170)을 형성한다. 제2 절연막(170)은 산화물 혹은 질화물과 같은 절연 물질을 사용하는 화학 기상 증착(CVD) 공정 혹은 물리 기상 증착(PVD) 공정 등을 사용하여 형성할 수 있다.
도 15 및 도 16을 참조하면, 제2 오믹막(115) 상부의 소자 분리막(130) 부분 및 제2 절연막(170) 부분을 제거하여 제2 홀을 형성하고, 상기 제2 홀을 매립하는 제1 커패시터 콘택(180)을 형성한다. 제1 커패시터 콘택(180)은 상기 제2 홀을 매 립하도록 제2 오믹막(115) 및 제2 절연막(170) 상에 제4 도전막을 형성한 후, 상기 제4 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 제4 도전막은 금속, 도핑된 폴리실리콘 등과 같은 도전성 물질을 사용하는 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등을 수행함으로써 형성할 수 있다. 제2 오믹막(115)이 복수 개 형성됨에 따라, 이에 대응하는 제1 커패시터 콘택(180)도 복수 개로 형성될 수 있다.
이후, 제1 커패시터 콘택(180) 상부와 접촉하는 제1 커패시터(190)를 형성한다. 제1 커패시터(190)는 통상의 방법에 따라 형성될 수 있다. 즉, 제2 절연막(170) 상에 제3 절연막(도시하지 않음)을 형성하고 제1 커패시터 콘택(180)을 노출시키는 제3 홀을 형성한 후, 상기 제3 홀을 매립하는 제1 전극(도시하지 않음), 유전막(도시하지 않음) 및 제2 전극(도시하지 않음)을 차례로 형성한다. 이후, 상기 제2 전극, 상기 유전막 및 상기 제1 전극의 상부를 제거하고, 상기 제3 절연막을 제거함으로써 제1 커패시터(190)가 형성될 수 있다. 도 15에는 실린더형 커패시터가 도시되어 있으나, 본원 발명은 이에 한정되지 않고 다양한 형상의 커패시터에도 적용될 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 장치가 완성된다. 본원 발명에 따르면, 최적의 채널 물질을 사용하여 서로 다른 도전형을 갖는 나노 와이어를 형성하고, 상기 나노 와이어를 기판 상에 교대로 배치한 다음, 게이트 구조물, 비트라인 및 커패시터 등을 형성한다. 이에 따라, 우수한 채널 특성을 갖는 반도체 장치를 간단한 방법을 통해 제조할 수 있다.
도 17 및 도 20은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 18은 도 17의 제1 및 제2 나노 와이어 구조물들(34, 35)의 일부 확대도이며, 도 19는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 17 내지 도 20을 참조로 설명하는 반도체 장치의 제조 방법은 제1 및 제2 나노 와이어들(14, 15)을 각각 제2 및 제3 기판들(200, 300) 상에서 성장시키고 난 이후 제1 기판(100) 상에 배치하기 전에 제3 및 제4 게이트 절연막들(24, 25)을 형성한다는 점을 제외하고는, 도 1 내지 도 16을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 반복 설명은 생략한다.
도 17 및 도 18을 참조하면, 제2 및 제3 기판들(200, 300) 상에 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 제1 나노 와이어들(14) 및 제2 나노 와이어들(15)을 각각 성장시킨다.
이후, 제1 나노 와이어들(14)을 감싸는 제3 게이트 절연막(24) 및 제2 나노 와이어들(15)을 감싸는 제4 게이트 절연막(25)을 형성한다. 이에 따라, 제1 나노 와이어(14) 및 제3 게이트 절연막(24)을 포함하는 제1 나노 와이어 구조물(34)이 형성되고, 제2 나노 와이어(15) 및 제4 게이트 절연막(25)을 포함하는 제2 나노 와이어 구조물(35)이 형성된다. 제3 및 제4 게이트 절연막들(24, 25)은 소자 분리막(130)과 식각 선택비를 갖는 절연 물질, 예를 들어, 산화물 혹은 질화물을 사용하여 형성될 수 있다. 제3 및 제4 게이트 절연막들(24, 25)은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
도 19를 참조하면, 도 3 내지 도 7을 참조하여 설명한 것과 유사한 공정들을 수행한다. 다만, 제3 및 제4 게이트 절연막들(24, 25)을 포함하는 제1 및 제2 나노 와이어 구조물들(34, 35)을 제1 기판(100) 상에 배치하고 제1 및 제2 오믹막들(110, 115)을 형성하므로, 제1 및 제2 오믹막들(110, 115)이 형성되는 영역의 제3 및 제4 게이트 절연막들(24, 25)을 제거하는 공정이 더 수행된다.
도 20을 참조하면, 도 8 내지 도 16을 참조하여 설명한 것과 유사한 공정들을 수행하여, 반도체 장치를 완성한다.
도 21, 도 24 및 도 25는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 22 및 도 23은 상기 방법을 설명하기 위한 평면도들이다. 도 21 내지 도 25를 참조로 설명하는 반도체 장치의 제조 방법은 트렌치들(105) 혹은 게이트 라인들(140)이 연장되는 방향에 대한 제1 및 제2 나노 와이어들(14, 15)이 연장되는 방향이 서로 수직하지 않고 임의의 예각을 갖는다는 점을 제외하고는, 도 1 내지 도 16을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 반복 설명은 생략한다.
도 21을 참조하면, 제2 및 제3 기판들(200, 300) 상에 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 제1 나노 와이어들(14) 및 제2 나노 와이어들(15)을 각각 성장시킨다.
도 22를 참조하면, 제4 방향으로 각각 연장된 트렌치들(105)이 상기 제4 방향에 실질적으로 수직한 제3 방향으로 복수 개 형성된 제1 기판(100) 상에, 제1 및 제2 나노 와이어들(14, 15)을 배치한다. 구체적으로, 각각 제1 방향으로 연장된 제1 및 제2 나노 와이어들(14, 15)을 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 교대로 배치한다. 이에 따라, 제1 나노 와이어(14)-제2 나노 와이어(15)-제1 나노 와이어(14)-제2 나노 와이어(15)와 같은 순서로 상기 제2 방향으로 따라 나노 와이어들이 배치된다. 이때, 상기 제1 방향은 상기 제4 방향(혹은 상기 제3 방향)과는 임의의 예각을 이룬다.
도 23을 참조하면, 도 7 내지 도 9를 참조로 설명한 것과 유사한 공정을 수행하여 복수 개의 제3 영역들(50)로 정의되는 단위 셀들을 형성한다. 다만, 상기 단위 셀들 혹은 복수 개의 단위 셀들로 구성되는 단위 셀 열들은 도 7 내지 도 9의 실시예와는 다른 방향으로 배치된다.
구체적으로, 단위 셀 내의 각 제1 및 제2 나노 와이어 패턴들(16, 17)은 각 트렌치들(105)의 연장 방향인 상기 제4 방향에 수직한 상기 제3 방향으로 연장되지 않고, 이에 예각을 이루는 상기 제1 방향으로 연장된다. 이에 따라, 단위 셀 내의 제1 및 제2 나노 와이어 패턴들(16, 17)은 상기 제1 방향에 수직한 상기 제2 방향을 따라 서로 인접한다.
또한, 상기 제1 방향을 따라 서로 인접한 복수 개의 단위 셀들이 단위 셀 열을 이루는 것이 아니라, 상기 제3 방향을 따라 서로 인접한 복수 개의 단위 셀들이 단위 셀 열을 이루며, 이후 형성되는 제2 비트라인(165)은 상기 단위 셀 열 내의 단위 셀들에 공통적으로 연결된다.
한편, 도면상에는 복수 개의 제3 오믹막들(112) 상기 제4 방향을 따라 형성 되고, 마찬가지로 복수 개의 제4 오믹막들(117)도 상기 제4 방향을 따라 형성되는 것으로 도시되었지만, 본원 발명은 이에 한정되는 것은 아니다. 즉, 상기 제4 방향을 따라 제3 오믹막들(112) 및 제4 오믹막들(117)이 교대로 형성될 수도 있다.
도 24를 참조하면, 도 10 내지 도 13을 참조로 설명한 것과 유사한 공정을 수행하여, 소자 분리막(130), 게이트 라인들(140), 제2 비트라인 콘택(155) 및 제2 비트라인(165)을 형성한다.
다만, 각 소자 분리막(130), 게이트 라인들(140)은 상기 제4 방향을 따라 연장되도록 형성되고, 제2 비트라인(165)은 상기 제3 방향을 따라 연장되도록 형성된다.
한편, 제2 비트라인 콘택(155)은 제3 오믹막(112)에 접촉하도록 형성되고, 제2 비트라인(165)은 복수 개의 제2 비트라인 콘택들(155) 상부의 가운데 부분과 접촉하도록 형성된다.
도 25를 참조하면, 도 14 내지 도 16을 참조로 설명한 것과 유사한 공정을 수행하여, 제2 절연막(170), 제2 커패시터 콘택(도시하지 않음) 및 제2 커패시터(195)를 형성한다. 상기 제2 커패시터 콘택은 제4 오믹막(117)에 접촉하도록 형성되고, 제2 커패시터(195)는 상기 제2 커패시터 콘택에 접촉하도록 형성된다.
전술한 공정들을 수행하여 본 실시예에 따른 반도체 장치가 완성된다.
전술한 바와 같이 본 발명에 의하면, 최적의 채널 물질을 사용하여 서로 다른 도전형을 갖는 나노 와이어들을 각각 형성하고, 상기 나노 와이어들을 기판 상 에 교대로 배치한 다음, 게이트 구조물, 비트라인 및 커패시터 등을 형성한다. 이에 따라, 우수한 채널 특성을 갖는 반도체 장치를 간단한 방법을 통해 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 5, 도 10 내지 도 12 및 도 14 내지 도 15는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13 및 도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 20은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 18은 도 17의 제1 및 제2 나노 와이어 구조물들(34, 35)의 일부 확대도이다.
도 19는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 21, 도 24 및 도 25는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 22 및 도 23은 상기 방법을 설명하기 위한 평면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
12, 13: 제1 및 제2 촉매 입자 14, 15: 제1 및 제2 나노 와이어
30, 40, 50: 제1 내지 제3 영역
34, 35: 제1 및 제2 나노 와이어 구조물
100, 200, 300: 제1 내지 제3 기판 105: 트렌치
110, 115, 112, 117: 제1 내지 제4 오믹막
122, 124, 24, 25: 제1 내지 제4 게이트 절연막
130: 소자 분리막 140: 게이트 라인
150, 155: 제1 및 제2 비트라인 콘택
160, 165: 제1 및 제2 비트라인 170: 제2 절연막
180: 커패시터 콘택 190, 195: 제1 및 제2 커패시터

Claims (25)

  1. 제1 도전형으로 도핑된 제1 나노 와이어들 및 제2 도전형으로 도핑된 제2 나노 와이어들이 제1 기판과 평행한 제1 방향으로 각각 연장되도록, 상기 제1 기판 상에 상기 제1 방향과 수직한 제2 방향으로 상기 제1 및 제2 나노 와이어들을 교대로 배치하는 단계; 및
    상기 제1 및 제2 나노 와이어들을 부분적으로 감싸며 상기 제1 방향과 일정한 각도를 이루는 제3 방향으로 각각 연장되는 복수 개의 게이트 라인들을 상기 제3 방향과 수직한 제4 방향으로 상기 제1 기판 상에 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 나노 와이어들을 부분적으로 제거하여 복수 개의 제1 및 제2 나노 와이어 패턴들을 각각 형성하는 단계를 더 포함하고,
    상기 게이트 라인들은 상기 제1 및 제2 나노 와이어 패턴들을 부분적으로 감싸는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 방향으로 서로 인접한 제1 및 제2 나노 와이어 패턴들 한 쌍을 포함하는 단위 셀이 복수 개 정의되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제4 방향으로 배열된 복수 개의 단위 셀들은 단위 셀 열(column)을 정의하고, 상기 제3 방향으로 배열된 복수 개의 상기 단위 셀 열들은 단위 셀 어레이(array)를 정의하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 각 단위 셀 열들 내의 단위 셀들에 공통적으로 연결되는 비트 라인을 형성하는 단계; 및
    상기 단위 셀들에 각각 연결된 복수 개의 커패시터들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 비트 라인을 상기 각 단위 셀들에 연결하는 복수 개의 비트 라인 콘택들을 형성하는 단계; 및
    상기 각 커패시터들을 상기 각 단위 셀에 연결하는 복수 개의 커패시터 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 단위 셀 내의 제1 및 제2 나노 와이어 패턴들과 공통적으로 접촉하여 상기 각 비트 라인 콘택들과 접촉하는 복수 개의 제1 오믹막들을 형성하는 단계; 및
    상기 단위 셀 내의 제1 및 제2 나노 와이어 패턴들과 각각 접촉하여 상기 각 커패시터 콘택들과 접촉하는 복수 개의 제2 오믹막들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 각 나노 와이어들 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 게이트 절연막을 형성하는 단계는 상기 제1 및 제2 나노 와이어들을 상기 제1 기판 상에 배치하기 전에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제3 방향은 상기 제2 방향과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 제3 방향은 상기 제1 방향과 예각을 이루는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 제1 도전형은 p 타입이고, 상기 제2 도전형은 n 타입인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 나노 와이어들은 게르마늄을 포함하고, 상기 제2 나노 와이어들은 갈륨비소(GaAs)를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 제1 및 제2 나노 와이어들은, 제2 기판 및 제3 기판 상에 각각 촉매 입자를 도포하고 나노 와이어 소스 가스를 증착하여 성장시킨 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 제3 방향으로 각각 연장되는 복수 개의 트렌치들을 상기 제1 기판 상에 상기 제4 방향으로 형성하는 단계를 더 포함하고,
    상기 게이트 라인들은 상기 트렌치들을 매립하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 상기 제1 및 제2 나노 와이어들을 교대로 배치하는 단계는,
    상기 제1 기판 상에 상기 제1 나노 와이어들을 상기 제2 방향을 따라 일정한 간격으로 배치하는 단계; 및
    상기 제1 기판 상에 상기 제2 나노 와이어들을 상기 제1 나노 와이어들 사이에 상기 제2 방향으로 따라 일정한 간격으로 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 상기 기판과 평행한 제1 방향으로 연장되고 제1 도전형으로 도핑된 제1 나노 와이어 패턴;
    상기 제1 방향으로 연장되고 제2 도전형으로 도핑되어 상기 제1 방향과 수직한 제2 방향으로 상기 제1 나노 와이어 패턴과 일정 간격 이격되도록 상기 기판 상에 배치된 제2 나노 와이어 패턴; 및
    상기 제1 및 제2 나노 와이어 패턴들을 부분적으로 감싸며 상기 제1 방향과 일정한 각도를 이루는 제3 방향으로 연장되도록 상기 기판 상에 형성된 게이트 라인을 포함하는 반도체 장치.
  18. 제17항에 있어서, 상기 제1 및 제2 나노 와이어 패턴들을 포함하는 하나의 단위 셀이 정의되고,
    복수 개의 상기 단위 셀들이 상기 제3 방향과 수직한 제4 방향으로 배열되어 단위 셀 열을 형성하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 각 단위 셀 열들 내의 단위 셀들에 공통적으로 연결되는 비트 라인; 및
    상기 단위 셀들에 각각 연결된 복수 개의 커패시터들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 제1 및 제2 나노 와이어 패턴들과 상기 게이트 라인 사이에는 게이트 절연막이 더 형성된 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서, 상기 제3 방향은 상기 제2 방향과 동일한 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서, 상기 제3 방향은 상기 제1 방향과 예각을 이루는 것을 특징으로 하는 반도체 장치.
  23. 제17항에 있어서, 상기 제1 도전형은 p 타입이고, 상기 제2 도전형은 n 타입인 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 제1 나노 와이어 패턴은 게르마늄을 포함하고, 상기 제2 나노 와이어 패턴은 갈륨비소를 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제1항에 있어서, 상기 기판에는 상기 제3 방향으로 연장되는 트렌치가 형성되어 있고,
    상기 게이트 라인은 상기 트렌치를 매립하는 것을 특징으로 하는 반도체 장치.
KR1020080014479A 2008-02-18 2008-02-18 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 KR20090089108A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080014479A KR20090089108A (ko) 2008-02-18 2008-02-18 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치
US12/388,012 US20090209071A1 (en) 2008-02-18 2009-02-18 Methods of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080014479A KR20090089108A (ko) 2008-02-18 2008-02-18 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치

Publications (1)

Publication Number Publication Date
KR20090089108A true KR20090089108A (ko) 2009-08-21

Family

ID=40955502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080014479A KR20090089108A (ko) 2008-02-18 2008-02-18 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치

Country Status (2)

Country Link
US (1) US20090209071A1 (ko)
KR (1) KR20090089108A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700660A (zh) * 2013-12-11 2014-04-02 中国科学院上海微系统与信息技术研究所 一种全环栅cmos场效应晶体管和制备方法
CN103715195B (zh) * 2013-12-27 2017-02-08 中国科学院上海微系统与信息技术研究所 一种基于硅基三维纳米阵列的全环栅cmos结构和制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
WO2006070670A1 (ja) * 2004-12-28 2006-07-06 Matsushita Electric Industrial Co., Ltd. 半導体ナノワイヤ、および当該ナノワイヤを備えた半導体装置
KR100755367B1 (ko) * 2005-06-08 2007-09-04 삼성전자주식회사 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US8080481B2 (en) * 2005-09-22 2011-12-20 Korea Electronics Technology Institute Method of manufacturing a nanowire device
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
KR101343362B1 (ko) * 2007-12-20 2013-12-20 삼성전자주식회사 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛,메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치

Also Published As

Publication number Publication date
US20090209071A1 (en) 2009-08-20

Similar Documents

Publication Publication Date Title
CN107910327B (zh) 电容器阵列结构及其制造方法
US9870945B2 (en) Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
CN108093656B (zh) 具有含套环部分的接合电极的存储器器件及其制造方法
US20180294225A1 (en) Three-dimensional semiconductor memory device and method of fabricating the same
US9559185B2 (en) Semiconductor devices and methods of manufacturing the same
US9711531B2 (en) Semiconductor device and method of fabricating the same
US9331094B2 (en) Method of selective filling of memory openings
KR100574317B1 (ko) 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US9608117B2 (en) Semiconductor devices including a finFET
US9024355B2 (en) Embedded planar source/drain stressors for a finFET including a plurality of fins
CN108028256A (zh) 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层
US9190410B2 (en) Semiconductor devices
KR20140036320A (ko) 수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들
WO2014123084A1 (ja) 半導体装置およびその製造方法
CN106158616B (zh) 三维半导体集成电路器件及其制造方法
KR20090066531A (ko) 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛,메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치
CN105742156A (zh) 形成石墨烯结构的方法
US9240482B2 (en) Asymmetric stressor DRAM
KR101272012B1 (ko) 반도체 장치의 제조 방법
US10707216B2 (en) Semiconductor device and method for manufacturing the same
KR20090089108A (ko) 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치
KR20090098285A (ko) 실리콘 성장을 이용한 수직형 반도체 소자 및 그 제조 방법
US11956964B2 (en) Semiconductor memory device and method of manufacturing thereof
US20230317824A1 (en) Semiconductor devices
US20220045088A1 (en) Three-dimensional memory device with high mobility channels and nickel aluminum silicide or germanide drain contacts and method of making the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid