KR20140036320A - 수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들 - Google Patents

수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들 Download PDF

Info

Publication number
KR20140036320A
KR20140036320A KR1020147003763A KR20147003763A KR20140036320A KR 20140036320 A KR20140036320 A KR 20140036320A KR 1020147003763 A KR1020147003763 A KR 1020147003763A KR 20147003763 A KR20147003763 A KR 20147003763A KR 20140036320 A KR20140036320 A KR 20140036320A
Authority
KR
South Korea
Prior art keywords
gate
insulator
mesas
conductor
mesa
Prior art date
Application number
KR1020147003763A
Other languages
English (en)
Other versions
KR101570945B1 (ko
Inventor
거테즈 에스. 샌드후
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20140036320A publication Critical patent/KR20140036320A/ko
Application granted granted Critical
Publication of KR101570945B1 publication Critical patent/KR101570945B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 디바이스 구조가 개시된다. 반도체 디바이스 구조는 기판 위에 연장되는 메사를 포함한다. 메사는 메사의 제 1 측면과 제 2 측면 사이에 채널 영역을 갖는다. 제 1 게이트는 메사의 제 1 측면 상에 있고, 제 1 게이트는 제 1 게이트 절연체를 포함하며 제 1 게이트 도체는 제 1 게이트 절연체를 오버라잉하는 그래핀을 포함한다. 게이트 도체는 하나 이상의 단층들 내의 그래핀을 포함할 수 있다. 또한 개시된 구조를 갖는 반도체 디바이스들을 포함하는 수직 트랜지스터 디바이스들의 어레이의 반도체 디바이스 구조를 제조하는 방법; 및 수직 트랜지스터 디바이스들의 어레이를 제조하는 방법이 개시된다.

Description

수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들{SEMICONDUCTOR DEVICE STRUCTURES INCLUDING VERTICAL TRANSISTOR DEVICES, ARRAYS OF VERTICAL TRANSISTOR DEVICES, AND METHODS OF FABRICATION}
우선권 주장
본 출원은 "Semiconductor Device Structures Including Vertical Transistor Devices, Arrays of Vertical Transistor Devices, and Methods of Fabrication"에 대한 2011년 8월 23일자로 출원되는 미국 특허 출원 일련 번호 제13/215,968호의 출원일의 이득을 주장한다.
본 발명은 다양한 실시예들에서, 전반적으로 집적 회로 설계 및 제조의 분야에 관한 것이다. 특히, 본 개시는 수직 배향 트랜지스터들 및 트랜지스터들을 제조하는 방법들에 관한 것이다.
트랜지스터와 같은 반도체 디바이스를 기판 상에 제조하는 것은 디바이스의 풋프린트에 의해 기판의 특정 표면적의 점유를 필연적으로 초래한다. 종종, 주어진 기판의 이용가능 표면적은 제한되고, 기판의 사용을 최대화하는 것은 기판 상에 제조되는 디바이스들의 밀도를 최대화하는 것을 필요로 한다. 트랜지스터와 같은 디바이스의 구성요소들의 치수들을 최소화하는 것은 디바이스의 전체 풋프린트를 최소화하는 것을 수용하고 디바이스 밀도를 최대화한다. 이것은 주어진 기판 상에 다수의 디바이스들의 형성을 수용한다.
트랜지스터들은 종종 기판의 1차 표면 상에 구성된다. 1차 표면은 일반적으로 기판의 최상의 외부 표면이다. 기판의 1차 표면은 수평 평면 및 방향을 정의하기 위해 고려된다.
한 쌍의 소스/드레인 영역 사이의 채널 영역 및 소스/드레인 영역들을 채널을 통해 서로 전기적으로 연결하도록 구성된 게이트를 포함하는 FET(Field effect transistor) 구조들은 기판의 1차 표면에 대한 채널 영역들의 배향들에 기초하여 2개의 넓은 카테고리로 나뉠 수 있다. 주로 기판의 1차 표면과 평행한 채널 영역들을 갖는 트랜지스터 구조들은 평면 FET 구조들로 지칭되고, 일반적으로 기판의 1차 표면과 직교하는 채널 영역들을 갖는 것들은 VFET(vertical FET) 트랜지스터 구조들로 지칭된다. 트랜지스터 디바이스의 소스 및 드레인 영역들 사이의 전류 흐름이 채널 영역을 통해 발생하기 때문에, 평면 FET 디바이스들은 전류 흐름의 방향 뿐만 아니라 채널 영역의 일반적 배향 둘 다에 기초하여 VFET 디바이스들과 구별될 수 있다. VFET 디바이스들은 디바이스의 소스 및 드레인 영역들 사이의 전류 흐름이 주로 기판의 1차 표면과 실질적으로 직교하는 디바이스들이다. 평면 FET 디바이스들은 소스 및 드레인 영역들 사이의 전류 흐름이 주로 기판의 1차 표면과 평행한 디바이스들이다.
VFET 디바이스는 기초 기판으로부터 위로 연장되는, 소위 "fin"으로 본 기술분야에서 또한 언급되는 수직의, 소위 "메사(mesa)"를 포함한다. 이러한 메사는 트랜지스터 바디의 일부를 형성한다. 일반적으로, 소스 영역 및 드레인 영역은 메사의 단부들에 위치되는 한편 하나 이상의 게이트들은 메사 또는 핀의 하나 이상의 표면들 상에 위치된다. 활성화에 따라, 전류는 메사 내의 채널 영역을 통해 흐른다.
VFET들은 일반적으로 평면 FET들보다 폭(즉, 기판의 1차 표면에 의해 정의되는 수평 평면과 평행한 평면에서의 치수)이 더 얇다. 그러므로, 수직 트랜지스터들은 증가된 디바이스 패킹 밀도를 수용하는데 공헌하고 교차점 메모리 어레이 내의 포함에 공헌한다. 그러한 어레이에서, 다수의 VFET들은 적층된 행들 및 열들로 정렬된다. 그러나, 이 배열의 경우에도, 패킹 밀도는 게이트 및 채널 구성요소들을 포함하는, 수직 트랜지스터의 구성요소들의 최소 치수들에 의해 적어도 부분적으로 제한된다.
트랜지스터 구성요소들의 치수들을 스케일링하는 것 또는 그렇지 않으면 감소시키는 것은 종래의 반도체 제조 기술들의 제한들, 제조에 사용되는 재료들의 물리적 제한들, 및 동작 디바이스를 제조하는데 필요한 최소 특성들에 적어도 부분적으로 의존한다. 예를 들어, 필요한 레벨의 낮은 전기 저항을 달성하는 특성들을 갖는 전형적인 게이트 금속을 형성하기 위해, 5 나노미터보다 더 큰 게이트 두께가 일반적으로 요구된다. 서라운드 게이트를 갖는 VFET 디바이스에서 5 nm 두께의 게이트 금속을 사용하면, 디바이스의 전체 폭은 게이트 재료의 폭의 2배를 고려해야 한다. 그러므로, 전형적인 VFET 서라운드 게이트는 게이트 도체에 의해 소모되는 VFET 디바이스의 폭의 적어도 10 나노미터를 가질 것이다.
수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조는 기판 위에 연장되는 메사 및 메사의 제 1 측면 상의 제 1 게이트를 포함하는 것으로 개시된다. 메사는 메사의 제 1 측면과 제 2 측면 사이에 채널 영역을 포함한다. 제 1 게이트는 제 1 게이트 절연체 및 제 1 게이트 절연체를 오버라잉(overlying)하는 그래핀(graphene)을 포함하는 제 1 게이트 도체를 포함한다.
반도체 디바이스 구조를 제조하는 방법이 또한 개시된다. 방법은 복수의 금속 시드들을 기판 상에 형성하는 단계, 복수의 게이트 도체들을 형성하기 위해 도체 재료를 복수의 금속 시드들 각각 상에 형성하는 단계, 복수의 게이트 절연체들을 형성하기 위해 절연체 재료를 복수의 게이트 도체들 각각 상에 형성하는 단계, 및 채널 영역을 형성하기 위해 제 1 트렌치를 채널 재료로 충전하는 단계를 포함한다. 복수의 게이트 절연체들의 제 1 게이트 절연체는 제 1 트렌치에 의해 복수의 게이트 절연체들의 제 2 게이트 절연체로부터 분리된다.
수직 트랜지스터 디바이스들의 어레이가 개시된다. 어레이는 기판 위에 연장되는 제 1 복수의 메사들, 절연체 재료의 제 1 복수의 세그먼트들, 제 1 복수의 메사들의 메사들의 제 1 측면들을 따르는 제 1 게이트 절연체들, 및 제 1 게이트 절연체들을 따르는 제 1 게이트 도체들로서, 그래핀을 포함하는 제 1 게이트 도체들을 포함한다. 제 1 복수의 메사들의 각각의 메사는 제 1 측면 및 제 1 측면과 대향하는 제 2 측면을 갖고, 제 1 측면들은 서로 정렬되며, 제 2 측면들은 서로 정렬된다. 절연체 재료의 각각의 세그먼트는 제 1 복수의 메사들 내의 다른 메사로부터 메사들 중 하나를 분리한다.
수직 트랜지스터 디바이스들의 어레이를 제조하는 방법이 또한 개시된다. 방법은 복수의 금속 시드들을 기판 상에 형성하는 단계, 복수의 게이트 도체들을 형성하기 위해 도체 재료를 복수의 금속 시드들 각각 상에 형성하는 단계, 복수의 게이트 절연체들을 형성하기 위해 제 1 절연체 재료를 복수의 게이트 도체들 각각 상에 형성하는 단계, 제 1 트렌치를 제 2 절연체 재료로 충전하는 단계, 기판의 기초 부분들을 노출시키고 복수의 캐비티들을 정의하기 위해 제 2 절연체 재료의 세그먼트들을 제거하는 단계, 및 제 1 게이트 절연체들에 의해 제 1 측면 상에 접해 있고 제 2 게이트 절연체들에 의해 제 2 측면 상에 접해 있는 채널 영역들을 형성하기 위해 복수의 캐비티들을 채널 재료로 충전하는 단계를 포함한다. 복수의 게이트 절연체들의 제 1 게이트 절연체는 제 1 트렌치에 의해 복수의 게이트 절연체들의 제 2 게이트 절연체로부터 분리된다.
도 1은 본 개시의 일 실시예의 수직 전계 효과 트랜지스터에 대한 개략적인 단면, 평면 및 정면 사시도이다.
도 2 내지 도 11은 본 개시의 일 실시예에 따른 처리의 다양한 단계들 동안 반도체 디바이스 구조의 개략적인 단면, 평면 및 정면 사시도이다.
도 12 내지 도 21은 본 개시의 다른 실시예에 따른 처리의 다양한 단계들 동안 반도체 디바이스 구조의 개략적인 단면, 평면 및 정면 사시도이다.
반도체 디바이스 구조, 수직 트랜지스터 디바이스들의 어레이, 및 그러한 구조들 또는 디바이스들을 제조하는 방법들이 개시된다. 수직 트랜지스터 디바이스 및 VFET들의 어레이는 모두 얇은 게이트 도체들을 포함하여, 본 VFET 구조 및 방법이 교차점(cross-point) 메모리 어레이들을 포함하는 높은-디바이스-밀도 집적 회로 설계들에 공헌하게 한다.
본 명세서에 사용되는 바와 같이, "기판"이라는 용어는 베이스 재료 또는 수직 전계 효과 트랜지스터들과 같은 재료들이 그 위에 형성되는 구성을 의미하고 포함한다. 기판은 반도체 기판, 지지 구조 상의 베이스 반도체 층, 금속 전극 또는 하나 이상의 층들, 구조들 또는 영역들이 형성된 반도체 기판일 수 있다. 기판은 반도전성 재료의 층을 포함하는 종래의 실리콘 기판 또는 다른 벌크 기판일 수 있다. 본 명세서에 사용되는 바와 같이, "벌크 기판"이라는 용어는 실리콘 웨이퍼들 뿐만 아니라, SOS(silicon-on-sapphire) 기판들 또는 SOG(silicon-on-glass) 기판들과 같은 SOI(silicon-on-insulator) 기판, 베이스 반도체 기초 상의 실리콘의 에피택셜 층들 또는 실리콘-게르마늄(Si1-xGex), 게르마늄(Ge), 갈륨 비소(GaAs), 질화 갈륨(GaN), 또는 인화 인듐(InP)과 같은 다른 반도체 또는 광전자 재료들을 의미하고 포함한다. 더욱이, 이하의 설명에서 "웨이퍼" 또는 "기판"이 참조될 때, 이전 공정 단계들은 영역들 또는 접합점들을 베이스 반도체 구조 또는 기초에 형성하기 위해 이용될 수 있었다.
본 명세서에 사용되는 바와 같이, "그래핀"이라는 용어는 공유 결합들에 의해 서로 연결되는 복수의 탄소 원자들을 갖는 다환(poly-cyclic) 방향족 분자를 의미하고 포함한다. 복수의 탄소 원자들은 표준 반복 단위로서의 기능을 하는 복수의 6원 환(ring)을 형성할 수 있고, 5원 환 및/또는 7원 환을 더 포함할 수 있다. 그래핀은 탄소 원자들이 공유 결합되는 6원 환의 1 원자 두께 재료이고 sp2 혼성을 가질 수 있다. 그래핀은 그래핀의 단층을 포함할 수 있다. 대안적으로, 그래핀은 서로 적층되는 그래핀의 다수의 단층들을 포함할 수 있다. 이것과 관련하여, 그래핀은 대략 5 나노미터의 최대 두께를 가질 수 있다. 그래핀의 다수의 단층들이 사용되면, 그래핀은 반도체 디바이스 구조 내의 게이트로서 사용될 수 있다. 1 원자 두께 재료가 사용되면, 그래핀은 절환가능(switchable) 재료로서 사용될 수 있다.
본 명세서에 사용되는 바와 같이, "제 1", "제 2", "제 3" 등이라는 용어들은 다양한 요소들, 구성요소들, 영역들, 층들, 및/또는 부분들을 설명할 수 있지만, 그것의 어떤 것도 이 용어들에 의해 제한되지 않는다. 이 용어들은 하나의 요소, 구성요소, 영역, 재료, 층, 또는 부분을 다른 요소, 구성요소, 영역, 재료, 층, 또는 부분과 구별하기 위해서만 사용된다. 따라서, 아래에 논의되는 "제 1 요소", "제 1 구성요소", "제 1 영역", "제 1 재료", "제 1 층", 또는 "제 1 부분"은 본 명세서에서 교시들로부터 벗어나는 것 없이 제 2 요소, 제 2 구성요소, 제 2 영역, 제 2 재료, 제 2 층, 또는 제 2 부분으로 칭해질 수 있다.
본 명세서에 사용되는 바와 같이, "밑", "아래", "하부", "하단", "위", "상부", "상단", "전면", "후면", "좌측", "우측" 등과 같은 공간적 상대 용어들은 설명의 용이성을 위해 도면들에 예시된 바와 같이 다른 요소(들) 또는 특징(들)에 대한 한 요소 또는 특징의 관계를 설명하기 위해 사용될 수 있다. 다르게 지정되지 않으면, 공간적 상대 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작 중에 디바이스의 상이한 배향들을 포함하도록 의도된다. 예를 들어, 도면들 내의 디바이스가 전도되면, 다른 요소들 또는 특징들의 "아래" 또는 "밑" 또는 "하" 또는 "하단 상에"로 설명되는 요소들은 이 때 다른 요소들 또는 특징들의 "위" 또는 "상단 상에"로 배향될 것이다. 따라서, "아래"라는 용어는 용어가 사용되는 맥락에 따라, 위 및 아래의 배향 둘 다를 포함할 수 있으며, 이는 당해 기술에서 통상의 기술자에게 분명할 것이다. 디바이스는 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고 본 명세서에 사용되는 공간적 상대 기술어들은 그에 상응하게 해석된다.
본 명세서에 사용되는 바와 같이, 다른 요소 "상에" 있는 요소에 대한 참조는 요소가 다른 요소의 상단 상에 직접 있거나, 다른 요소에 인접하거나, 다른 요소 아래에 있거나, 다른 요소와 직접 접촉하는 것을 의미하고 포함한다. 그것은 또한 다른 요소들이 그들 사이에 존재하는 상태에서, 요소가 다른 요소의 상단 상에 간접적으로 있거나, 다른 요소에 인접하거나, 다른 요소 아래에 있거나, 다른 요소 근처에 있는 것을 포함한다. 대조적으로, 요소가 다른 요소 "상에 직접" 있는 것으로 언급될 때, 어떤 개재 요소들도 존재하지 않는다.
본 명세서에 사용되는 바와 같이, "구비하다", "구비하는", "포함하다", 및/또는 "포함하는"이라는 용어들은 언급된 특징들, 영역들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 지정하지만, 하나 이상의 다른 특징들, 영역들, 정수들, 단계들, 동작들, 요소들, 구성요소들, 및/또는 그것의 그룹들의 존재 또는 추가를 배제하지 않는다.
본 명세서에 사용되는 바와 같이, "및/또는"은 연관된 리스트 항목들 중 임의의 하나 및 연관된 리스트 항목들 중 하나 이상에 대한 모든 조합들을 포함한다.
본 명세서에 사용되는 바와 같이, 단수 형태들 "하나의(a, an)", 및 "상기(the)"는 맥락이 분명히 다르게 표현되지 않으면, 복수의 형태들을 또한 포함하도록 의도된다.
본 명세서에 제시된 예시들은 임의의 특정 구성요소, 구조, 디바이스, 또는 시스템의 실제 도면들인 것으로 의미되는 것이 아니라, 본 개시의 실시예들을 설명하기 위해 이용되는 단지 이상화된 표현들이다.
대표적인 실시예들은 이상화된 실시예들의 개략적인 예시들인 단면 예시들을 참조하여 본 명세서에 설명된다. 이와 같이, 예를 들어 제조 기술들 및/또는 공차들의 결과로서 예시들의 형상들로부터의 변형들이 예상되어야 한다. 따라서, 본 명세서에 설명되는 실시예들은 예시된 바와 같은 특정 형상들 또는 영역들에 제한되는 것으로 해석되지 않아야 하며, 예를 들어 제조에서 기인하는 형상들의 편차들을 포함해야 한다. 예를 들어, 박스 형상으로 예시되거나 설명되는 영역은 전형적으로 개략적인 및/또는 비선형 특징들을 가질 수 있다. 더욱이, 예시되는 예각들은 라운딩될 수 있다. 따라서, 도면들에 예시된 영역들은 본래 개략적이고 그들의 형상들은 영역의 정확한 형상을 예시하도록 의도되지 않고 본 청구항들의 범위를 제한하도록 의도되지 않는다.
이하의 설명은 개시된 디바이스들 및 방법들의 실시예들의 완전한 설명을 제공하기 위해 재료 타입들, 재료 두께들, 및 처리 조건들과 같은 특정 상세들을 제공한다. 그러나, 당해 기술에서 통상의 기술자는 이 특정 상세들을 이용하는 것 없이 디바이스들 및 방법들의 실시예들이 실시될 수 있는 것을 이해할 것이다. 실제로, 디바이스들 및 방법들의 실시예들은 산업에 이용되는 종래의 반도체 제조 기술들과 함께 실시될 수 있다.
본 명세서에 설명되는 제조 공정들은 반도체 디바이스 구조들을 처리하는 완전한 공정 흐름을 형성하지 않는다. 공정 흐름의 나머지는 당해 기술에서 통상의 기술자들에게 알려져 있다. 따라서, 본 디바이스들 및 방법들의 실시예들을 이해하는데 필요한 방법들 및 반도체 디바이스 구조들만이 본 명세서에 설명된다.
맥락이 다르게 표현되지 않으면, 본 명세서에 설명되는 재료들은 스핀 코팅, 블랭킷 코팅, CVD(chemical vapor deposition), ALD(atomic layer deposition), 플라즈마 강화 ALD, 및 PVD(physical vapor deposition)을 포함하지만, 이들에 제한되지 않는 임의의 적절한 기술에 의해 형성될 수 있다. 대안적으로, 재료들은 인 시튜(in situ) 성장될 수 있다. 형성될 특정 재료에 따라, 재료를 증착시키거나 성장시키는 기술은 당해 기술에서 통상의 기술자에 의해 선택될 수 있다.
맥락이 다르게 표현되지 않으면, 본 명세서에 설명되는 재료들의 제거는 에칭, 연마 평탄화, 또는 다른 공지된 재료 제거 방법들을 포함하지만, 이들에 제한되지 않는 임의의 적절한 기술에 의해 달성될 수 있다.
같은 번호들이 도처에서 같은 구성요소들을 지칭하는 도면들이 이제 참조될 것이다. 도면들은 반드시 축척에 따라 도시되는 것은 아니다.
도 1은 본 개시의 구조를 갖는 VFET(100) 반도체 디바이스의 개략적인 단면, 정면 및 평면 사시도이다. VFET(100)는 메사(120)의 하단 측면(125)이 기판(50)의 수평 평면 상부 표면 상에 놓이도록 기판(50) 위에 연장되는 메사(120)를 포함한다. 메사(120)는 기판(50)과 수직인 방향으로 기판(50) 위에 연장된다. 메사(120)는 제 1 측면(121) 및 제 1 측면(121)과 대향하고 실질적으로 평행한 제 2 측면(122)을 갖는다. 채널 영역(130)은 제 1 측면(121)과 제 2 측면(122) 사이에서 메사(120)를 통과한다. 사용 및 동작 중에, 채널 영역(130)은 전류가 소스 영역(도시되지 않음)과 드레인 영역(도시되지 않음) 사이를 흐르는 것을 허용하도록 구성된다. 메사(120)의 상단 측면(126)은 전극(도시되지 않음) 또는 인터커넥트(도시되지 않음)와 조작가능하게 연통될 수 있다.
제 1 게이트(140)는 메사(120)의 제 1 측면(121) 상에 제공된다. 제 1 게이트(140)는 채널 영역(130)에서 전류 흐름을 제어하도록 동작된다. 제 2 게이트(140)는 또한 메사(120)의 제 2 측면(122) 상에 제공될 수 있으며, 제 2 게이트(140)는 제 1 게이트(140)와 함께, 메사(120)의 채널 영역(130)에서 전류 흐름을 제어하도록 동작된다.
각각의 게이트(140)는 게이트 절연체(160) 및 오버라잉(overlying) 게이트 도체(150)를 포함한다. 게이트 절연체(160)는 메사(120)의 제 1 및/또는 제 2 측면들(121, 122) 상에 직접 제공될 수 있다. 게이트 도체(150)는 게이트 절연체(160) 상에 직접 제공될 수 있고 메사(120)의 수직 측면들을 둘러쌀 수 있으며, 즉 메사(120)의 제 1 측면(121), 제 2 측면(122), 제 3 측면(123), 및 제 4 측면(124)을 둘러쌀 수 있다. 그러한 실시예들에서, 제 3 측면(123) 및 제 4 측면(124)은 서로 대향하고 평행하며 제 1 측면(121) 및 제 2 측면(122)과 수직으로 배열될 수 있다.
본 VFET(100) 구조의 다른 실시예들에서, 게이트(140)는 메사(120)의 제 1 측면(121) 상에만 제공된다. 또 다른 실시예들에서, 게이트(140)는 메사(120)의 제 1 측면(121) 및 제 2 측면(122) 상에만 제공되지만, 제 3 측면(123) 또는 제 4 측면(124) 상에 제공되지 않는다.
도 1에 도시된 본 VFET(100) 구조의 실시예에 따르면, 측벽 게이트 구조(140)의 게이트 도체(150)는 게이트 절연체(160)의 전체 외부 표면(즉, 메사(120)에 근접하는 게이트 절연체(160)의 표면과 대향하고 실질적으로 평행한 게이트 절연체(160)의 표면)을 실질적으로 오버라잉한다. VFET(100) 구조의 다른 실시예들에서, 게이트(140)의 게이트 도체(150)는 게이트 절연체(160)의 외부 표면의 일부에만 오버라잉된다. 일부 그러한 실시예들에서, 게이트 도체(150)는 링 게이트 도체로 구조화된다.
본 VFET(100)의 게이트 도체(150)는 대략 5 나노미터 미만의 게이트 도체 두께(G)(즉, 그러한 게이트 도체(150)가 3차원 박스 형상을 갖는 것으로 해석될 때 게이트 도체(150)의 최단 측면의 치수)를 갖는 게이트 도체이다. 그러므로, 한 쌍의 게이트(140)를 갖는 도시된 VFET(100)에 따르면, 게이트 도체(150)의 두께는 하나의 형성된 VFET 셀의 전체 폭(C)(도 11 및 도 21)에 대해 게이트 도체(150)의 두께(G)의 2배를 기여한다. 게이트 도체(150)의 두께(G)는 게이트 절연체(160)의 두께(I) 미만일 수 있으며, 이는 그러한 게이트 절연체(160)가 3차원 박스 형상을 갖는 것으로 해석될 때, 게이트 절연체(160)의 최단 측면의 치수에 의해 정의된다.
게이트 도체(150)는 그래핀으로 형성될 수 있거나, 게이트 도체(150)의 적어도 일부는 그래핀을 포함할 수 있다. 그래핀은 높은 전기 전도도를 나타내고 단일 원자 바디 두께를 갖는다. 그러므로, 그래핀은 고속 전자 장치를 위한 큰 전위를 소유한다. 일반적으로, 그래핀은 그래핀 시트들의 탄소 원자들이 6각 환들의 연장된 어레이로 서로 연결되도록 벌집 격자로 밀집되는 sp2-결합 탄소 원자들의 1 원자 두께 평면 시트이다. 개별 그래핀 시트들이 적층될 수 있다. 그러므로, 게이트 도체(150)는 그래핀의 복수의 층들을 포함할 수 있다. 그래핀의 다수의 단층들이 사용되면, 그래핀은 게이트 도체(150)로 사용될 수 있다. 1 원자 두께 재료가 사용되면, 그래핀은 반도체 디바이스에서 절환가능 재료로 사용될 수 있다.
도 2 내지 도 11은 VFET(100) 디바이스와 같은 반도체 디바이스를 제조할 뿐만 아니라, 수직 트랜지스터 디바이스들(100)의 어레이(300)(도 10)를 제조하는 본 방법의 실시예들에 따른 복수의 수직 트랜지스터들의 처리의 다양한 단계들을 도시한다. 도 2를 특히 참조하면, 본 방법은 복수의 금속 시드들(110)을 기판(50) 상에 형성하는 단계를 포함한다. 금속 시드들(110)은 서로 이격되고 평행하게 배열된다. 금속 시드들(110)은 피치에 형성될 수 있다. 각각의 금속 시드(110)는 제 1 측면(111), 제 2 측면(112), 하단 측면(115), 및 상단 측면(116)을 포함한다. 도 2의 도시에 따르면, 금속 시드들(110)은 각각의 금속 시드(110)의 하단 측면(115)이 기판(50)에 인접하고, 각각의 금속 시드(110)의 상단 측면(116)이 하단 측면(115)과 대향하고 기판(50)으로부터 위로 향하게 되도록 위치된다. 하나의 금속 시드(110)의 제 1 측면(111)은 이웃 금속 시드(110)의 제 2 측면(112)과 대향하고 평행하게 위치된다. 금속 시드들(110)은 서로 균일하게 이격되고, 평행하게 배열될 수 있어, 각각의 금속 시드(110)는 제 1 거리와 같은 폭(M)을 갖는 트렌치에 의해 각각의 인접 및 평행 금속 시드(110)로부터 분리된다. 다른 실시예들에서, 금속 시드들(110)은 하나의 금속 시드(110)가 제 2 이웃 금속 시드(110)로부터 이격된 것보다 제 1 이웃 금속 시드(110)로부터 더 이격되도록 서로 불균일하게 이격될 수 있다. 또 다른 실시예들에서, 금속 시드들(110)은 하나의 금속 시드(110)가 제 2 단부에 있는 이웃 금속 시드(110)로부터 이격된 것보다 제 1 단부에 있는 이웃 금속 시드(110)로부터 더 이격되도록 불균일하게 이격될 수 있다.
금속 시드(110)의 재료는 그래핀의 게이트 도체와 같은 게이트 도체(150)를 그 위에 형성하는데 공헌하는 임의의 금속일 수 있다. 예를 들어, 제한 없이, 구리, 니켈, 이리듐, 루테늄, 그것의 조합들, 및 이 금속들 중 어느 하나 또는 모두를 포함하는 고체 혼합물들은 금속 시드(110)의 재료로 사용될 수 있다. 더 특정 예로서, 금속 시드(110)는 다결정 구리와 같은 구리로 형성될 수 있다.
도 3을 참조하면, VFET 디바이스(100)와 같은 반도체 디바이스, 또는 VFET 어레이(300)를 제조하는 방법은 금속 시드들(110)의 제 1 측면들(111) 및 제 2 측면들(112) 각각을 정렬시키는 게이트 도체 측벽들을 포함하는 게이트 도체(150)를 형성하기 위해 도체 재료를 복수의 금속 시드들(110) 각각 상에 형성하는 단계를 더 포함한다. 도체 재료는 금속 시드들(110)의 제 1 측면(111), 제 2 측면(112), 및 상단 측면(116)에 걸쳐 컨포멀하게(conformally) 형성될 수 있다. 게이트 도체들(150)의 도체 재료는 CVD, ALD, 플라즈마 강화 ALD, 또는 다른 공지된 방법들을 포함하지만, 이들에 제한되지 않는 임의의 적절한 기술에 의해 형성될 수 있다. 기판(50)의 상부 표면을 오버라잉하는 도체 재료의 일부들은 필요하다면, 종래의 기술들에 의해 제거되어, 기판(50)을 노출시킬 수 있다.
게이트 도체(150)의 도체 재료는 그래핀으로 형성될 수 있다. 그래핀을 형성하는 다양한 방법들은 공지되어 있다. 2006년 7월 4일자로 공표된 Jang 등의 미국 특허 제7,071,258호; 2006년 3월 21일자로 공표된 DeHeer 등의 미국 특허 제7,015,142호; 2005년 3월 22일자로 공표된 Kishi 등의 미국 특허 제6,869,581호; 2011년 5월 26일자로 공개된 Shin 등의 미국 특허 출원 공개 제2011/0123776호; 및 2006년 5월 11일자로 공개된 DeHeer 등의 미국 특허 출원 공개 제2006/0099750호는 그래핀을 형성하는 다양한 방법들을 설명한다. 임의의 그러한 적절한 기술은 그래핀으로 된 게이트 도체(150)를 금속 시드들(110) 상에 형성하기 위해 사용될 수 있다. 예를 들어, 제한 없이, 일부 실시예들에서, 그래핀은 ALD, CVD, 또는 다른 공지된 방법들을 사용하여 형성될 수 있다.
그러한 실시예들에서, 그래핀은 금속 시드들(110)의 외부 표면 상에 직접 형성될 수 있다. 도 3의 도시에 따르면, 도체 재료는 복수의 금속 시드들(110)의 각각의 금속 시드(110)의 제 1 측면(111), 상단 측면(116), 및 제 2 측면(112)에 적어도 오버레이될 수 있지만, 기판(50)의 상부 표면을 오버레이하지 않을 수 있다. 어떻게 형성되었는지에 상관없이, 그래핀으로 형성된 게이트 도체(150)는 1 원자만의 두께를 가질 수 있다. 대안적으로, 그래핀으로 형성된 게이트 도체(150)는 2, 3, 또는 다른 다층 그래핀을 포함할 수 있다.
개시된 방법의 다른 실시예들에서, 도체 재료는 도시된 게이트 도체(150) 측벽들 및 상단벽을 형성하고 기판(50)의 상부 표면을 오버레이하기 위해 형성될 수 있다. 그 후에, 적어도 금속 시드들(110) 각각의 제 1 측면(111) 및 제 2 측면(112)을 오버라잉하는 게이트 도체(150) 측벽들을 제조하지만, 금속 시드들(110) 사이에 위치된 기판(50)의 상부 표면 상에 제조하지 않기 위해, 포토리소그래피, 에칭, 또는 다른 공지된 방법들을 사용하는 것과 같이, 기판(50)을 오버라잉하는 도체 재료를 제거하도록 반도체 디바이스가 적절히 처리될 수 있다.
도 4를 참조하면, 본 방법은 복수의 게이트 절연체(160) 측벽들을 형성하기 위해 절연체 재료를 복수의 게이트 도체(150) 측벽들 각각 상에 형성하는 단계를 더 포함한다. 방법은 절연체 재료를 금속 시드들(110)의 게이트 도체(150) 상단벽 또는 상단 측면(116) 상에 형성하는 단계를 더 포함할 수 있다. 방법은 절연체 재료를 금속 시드들(110) 사이에 위치된 게이트 도체(150) 하단벽 상에 또는 금속 시드들(110) 사이에 위치된 노출된 기판(50) 표면 상에 형성하는 단계를 더 포함할 수 있다. 절연체 재료는 게이트 도체(150) 측벽들 및 상단벽 및 나머지 노출 기판(50) 표면에 걸쳐 컨포멀하게 형성될 수 있다. 따라서, 도 4의 도시에 따르면, 절연체 재료는 게이트 도체(150) 측벽들 및 상단벽 및 나머지 노출 기판(50) 표면 각각 상에 형성된다. 절연체 재료를 게이트 도체(150) 측벽들 상에 형성하는 단계는 절연체 재료를 게이트 도체(150) 측벽들 상에 형성하기 전에 시드 재료를 게이트 도체(150) 측벽들 상에 직접 형성하는 단계를 포함할 수 있다. 이와 같이, 형성된 게이트 절연체(160) 측벽들은 시드 재료 및 절연체 재료 둘 다를 포함할 수 있다. 형성된 바와 같이, 복수의 게이트 절연체(160) 측벽들 중 제 1 게이트 절연체(160) 측벽은 제 1 트렌치(170)에 의해 복수의 게이트 절연체 측벽들 중 제 2 게이트 절연체(160) 측벽으로부터 분리된다. 금속 시드들(110)은 서로 평행하게 균일하게 이격될 수 있기 때문에, 형성된 게이트 절연체(160) 측벽들은 서로 균일하게 이격될 수 있고, 그 결과 각각의 제 1 트렌치(170)는 제 1 트렌치 폭(T)을 정의한다. 제 1 트렌치 폭(T)은 금속 시드들(110)을 분리하는 폭(M)(도 2)의 제 1 거리 미만이다. 제 1 트렌치 폭(T)은 제 1 게이트 절연체(160)의 절연체 재료 두께의 2배 및 제 1 게이트 도체(150)의 도체 재료 두께의 2배까지 감소되는 폭(M)과 같다.
게이트 절연체(160) 측벽들, 상단벽, 또는 하단벽은 CVD, ALD, 플라즈마 강화 ALD, PVD, 또는 다른 공지된 방법들을 포함하지만, 이들에 제한되지 않는 임의의 적절한 기술에 의해 형성될 수 있다. 일 실시예에서, 게이트 절연체(160)는 ALD에 의해 형성된다. 게이트 절연체(160)의 절연체 재료는 임의의 적절한 절연 재료일 수 있다. 예를 들어, 제한 없이, 게이트 절연체(160)는 산화물로 형성될 수 있다.
도 5를 참조하면, 본 방법은 제 1 트렌치들(170)을 제 2 절연체 재료(180)로 충전하는 단계를 더 포함할 수 있다. 제 2 절연체 재료(180)는 제 1 트렌치들(170)만을 충전하는 것이 아니라, 게이트 절연체(160) 상단벽을 또한 커버할 수 있다. 제 1 트렌치들(170)을 제 2 절연체 재료(180)로 충전하는 단계는 제한 없이, 스핀 코팅, 블랭킷 코팅, CVD, 또는 다른 공지된 방법들을 포함하는 임의의 적절한 방법에 의해 달성될 수 있다. 제 2 절연체 재료(180)는 임의의 적절한 절연 재료로 형성될 수 있다. 예를 들어, 제한 없이, 제 2 게이트 절연체(160)는 산화 실리콘 또는 질화 실리콘과 같은 종래의 ILD(interlayer dielectric) 재료로 형성될 수 있다.
개시된 방법의 다른 실시예들에서, 트렌치들(170)을 제 2 절연체 재료(180)로 충전하는 단계는 트렌치들(170)만을 제 2 절연체 재료(180)로 충전하고, 제 2 절연체 재료(180)를 금속 시드들(110)의 상단 측면들(116), 게이트 도체(150) 재료의 상단벽, 또는 게이트 절연체(160) 재료의 상단벽 상에 오버라잉하지 않는 단계를 포함할 수 있다.
도 6을 참조하면, 방법은 필요하다면, 금속 시드들(110)의 상단 측면들(116)을 노출시키기 위해 제 2 절연체 재료(180)의 일부들, 게이트 절연체(160) 재료의 일부들, 및 게이트 도체(150) 재료의 일부들을 제거하는 단계를 더 포함할 수 있다. 이것은 제한 없이, 연마 평탄화, 화학적 기계적 연마 또는 평탄화(CMP)와 같은 평탄화 방법들 또는 에칭 공정을 포함하는 임의의 적절한 방법에 의해 달성될 수 있다.
방법은 금속 시드들(110)을 제거하는 단계 및 금속 시드들(110)을 형성하는 재료의 금속 온도보다 더 큰 용융 온도를 갖는 재료로 금속 시드들(110)에 의해 점유된 공간들을 충전하는 단계를 더 포함할 수 있다. 이와 같이, 재충전 재료는 실질적인 변형 없이, 금속 시드들(110)이 견딜 수 있는 것보다 더 높은 제조 온도들을 견뎌 내도록 구성될 수 있다.
도 7 내지 도 9를 참조하면, 방법은 기판(50)의 기초 부분들을 노출시키기 위해 제 2 절연체 재료(180)의 세그먼트들을 선택적으로 제거하는 단계를 더 포함할 수 있다. 제 2 절연체 재료(180)의 제거된 세그먼트들은 이격된 세그먼트들일 수 있다. 제거된 세그먼트들은 복수의 캐비티들(200)을 제 2 절연체 재료(180)에 정의한다. 제 2 절연체 재료(180)의 세그먼트들의 제거는 제 2 절연체 재료(180)의 정렬된 세그먼트들의 노출된 상단 표면을 남겨두는 포토마스크(190)의 사용에 의해서와 같이, 기판(50)과 직교하는 방향으로 패턴화함으로써 달성될 수 있다. 에칭 또는 임의의 다른 적절한 방법은 도 8에 도시된 바와 같이, 포토마스크(190) 패턴에 따라 제 2 절연체 재료(180)의 세그먼트들을 제거하기 위해 사용될 수 있으며, 그 후, 포토마스크(190)가 제거될 수 있다(도 9).
도시된 방법에 따르면, 각각의 캐비티(200)는 3차원 박스 형상에 형성되어, 제 1 측면(201)이 캐비티의 제 2 측면(202)과 평행하고 대향하며, 그 각각은 게이트 절연체(160) 측벽에 의해 접해 있고 정의된다. 각각의 캐비티(200)의 제 3 측면(203) 및 제 4 측면(204)은 또한 서로 평행하고 대향하며, 나머지 제 2 절연체 재료(180)에 의해 접해 있고 정의된다.
방법은 게이트 절연체(160) 재료를 형성할 시에 기판(50) 상에 형성된 게이트 절연체(160) 하단벽들을 야기하는 경우, 각각의 캐비티(200)의 하단 측면(205)은 도 8에 도시된 바와 같이, 게이트 절연체(160) 재료에 의해 접해 있고 정의될 수 있다. 일부 실시예들에서, 게이트 절연체(160) 재료는 이 때 에칭 또는 다른 공지된 재료 제거 방법들에 의해서와 같이 제거되고, 게이트 절연체(160) 재료는 게이트 도체(150) 재료 상에 재형성될 수 있다. 게이트 절연체(160) 재료를 제거하고 재형성하는 이러한 중간 공정은 최적 전기 품질의 게이트 절연체(160) 재료를 수직 트랜지스터 디바이스들의 최종 어레이(300)에 형성하는 것을 수용할 수 있다.
포토마스크(190)는 포토마스크(190)가 제거되기 전에, 도 9에 도시된 바와 같이, 커버되었던 기판(50)의 부분들을 노출시키기 위해 기판(50)을 오버레이하는 게이트 절연체(160) 재료의 부분들을 제거하도록 더 이용될 수 있다. 그 후, 각각의 캐비티(200)의 하단 측면(205)은 기판(50)의 노출된 상부 표면에 의해 접해 있고 정의된다. 각각의 캐비티(200)의 상단 측면(206)은 개방된 채로 남아 있는다.
도 10을 참조하면, VFET 디바이스(100)와 같은 반도체 디바이스 또는 VFET들의 어레이(300)를 형성하는 본 방법은 캐비티들(200)을 채널 재료로 충전하는 단계를 더 포함한다. 채널 재료는 도 1에 도시된 바와 같이, 제 1 게이트 절연체(160) 측벽에 의해 제 1 측면(121) 상에 접하고, 제 2 게이트 절연체(160) 측벽에 의해 제 2 측면(122) 상에 접하며, 나머지 제 2 절연체 재료(180)에 의해 제 3 측면(123) 및 제 4 측면(124) 상에 접하는 메사들(120)을 형성한다. VFET 디바이스들의 열의 메사들(120)은 제 2 절연체 재료(180)에 의해 이격될 수 있다.
메사들(120)을 형성하기 위해 캐비티들(200)을 채널 재료로 충전하는 단계는 제한 없이, 스핀 코팅, 블랭킷 코팅, CVD, ALD, 플라즈마 강화 ALD, PVD, 인 시튜 성장, 또는 다른 공지된 방법들을 포함하는 임의의 적절한 기술에 의해 달성될 수 있다. 메사들(120)의 채널 재료는 다른 것들 중에서, 제한 없이, 비정질 실리콘, 다결정 실리콘, 에피택셜 실리콘, 인듐 갈륨 아연 산화물(InGaZnOx)("IGZO")일 수 있다. 일 실시예에서, 채널 재료는 IGZO이다.
도 10에 도시된 바와 같이, 메사들(120)을 형성하기 위해 캐비티들(200)을 채널 재료로 충전한 후에, 각각의 게이트 도체(150) 측벽은 게이트 절연체(160) 측벽 및 금속 시드들(110) 중 하나에 의해 접해 있다. 그러므로, 본 개시의 반도체 디바이스 구조는 제 1 게이트 도체(150) 측벽 상에 제공되는 제 1 금속 시드(110) 및 제 2 게이트 도체(150) 측벽 상에 제공되는 제 2 금속 시드(110)를 포함할 수 있다.
도 11에 도시된 바와 같이, 본 방법은 금속 시드들(110)을 제거하는 단계를 더 포함할 수 있다. 금속 시드들(110)을 제거하는 단계는 에칭과 같은 임의의 적절한 기술에 의해 달성될 수 있다. 금속 시드들(110)을 제거하는 것은 한 쌍의 대향 배치된 게이트 도체(150) 측벽들 사이에 위치되는 제 2 트렌치들(210)을 제조한다. 그러므로, VFET들(100)의 어레이(300)가 형성되고, 각각의 VFET 디바이스(100)는 적어도 하나의 게이트 도체(150)를 갖는다.
도 11을 더 고려하면, 수직 트랜지스터 디바이스들의 개시된 어레이(300)는 기판(50) 상에 배치되는 제 1 복수의 메사들(120)을 포함한다. 제 1 복수의 메사들(120)은 형성된 VFET 디바이스들(100)의 열의 메사들(120)을 포함할 수 있다. 제 1 복수의 메사들(120)의 메사들(120) 각각은 제 1 측면(121) 및 제 1 측면(121)과 대향하는 제 2 측면(122)을 갖는다. 제 1 복수의 메사들(120) 내의 메사들(120)의 제 1 측면들(121)은 서로 정렬되고, 제 1 복수 내의 메사들(120)의 제 2 측면들(122)은 서로 정렬된다.
어레이(300)는 나머지 제 2 절연체 재료(180)의 세그먼트들과 같은 절연체 재료의 제 1 복수의 세그먼트들을 더 포함하며, 절연체 재료(180)의 세그먼트들 각각은 제 1 복수의 메사들(120) 내의 다른 메사(120)로부터 메사들(120) 중 하나를 분리한다.
어레이(300)는 제 1 복수의 메사들(120)의 메사들(120)의 제 1 측면들(121)을 따라 제공되는 게이트 절연체(160) 측벽을 더 포함한다. 게이트 도체(150) 측벽은 게이트 절연체(160) 측벽을 따라 제공된다. 게이트 도체(150)는 하나 이상의 층들 내의 그래핀을 포함할 수 있다. 도 11에 도시된 수직 트랜지스터 디바이스들(100)의 어레이(300)에 따르면, 단일 게이트 절연체(160) 측벽 및 단일 게이트 도체(150) 측벽은 메사들(120)의 제 1 측면들(121) 상에서, VFET 디바이스들(100)의 메사들(120)에 대한 열의 전체를 따라 연장되는 단일 게이트(140)의 구성요소들이다. 대안적으로, 일련의 분리 게이트들(140)은 VFET 디바이스들(100)의 메사들(120)에 대한 열의 메사들(120)의 제 1 측면(121)을 따라 연장될 수 있다.
어레이(300)는 도 11에 도시된 바와 같이, 제 1 복수의 반도체 메사들(120)의 메사들(120)의 제 2 측면들(122)을 따라 제공되는 제 2 게이트 절연체(160) 측벽을 더 포함할 수 있다. 어레이(300)는 제 2 게이트 절연체(160) 측벽을 따라 제공되는 제 2 게이트 도체(150) 측벽을 더 포함할 수 있다. 제 2 게이트 도체(150)는 하나 이상의 층들 내의 그래핀을 포함할 수 있다. 도 11에 도시된 수직 트랜지스터 디바이스들(100)의 어레이(300)에 따르면, 단일 게이트 절연체(160) 측벽 및 단일 게이트 도체(150) 측벽은 메사들(120)의 제 2 측면들(122) 상에서, VFET 디바이스들(100)의 메사들(120)에 대한 열의 전체를 따라 연장되는 단일 게이트(140) 의 구성요소들이다. 대안적으로, 일련의 분리 게이트(140)는 VFET 디바이스들(100)의 메사들(120)에 대한 열의 메사들(120)의 제 2 측면(122)을 따라 연장될 수 있다.
어레이(300)의 VFET 디바이스들(100) 내의 메사들(120)은 메사(120)의 제 1 측면(121)과 제 2 측면(122) 사이를 통과하는 채널 영역들(130)(도 1)을 정의할 수 있다. 채널 영역(130)은 소스 영역(도시되지 않음) 및 드레인 영역(도시되지 않음)과 연통될 수 있다. 소스 및 드레인 영역들은 본 기술분야에 알려진 임의의 적절한 기술에 의해 형성될 수 있다.
수직 트랜지스터 디바이스들(100)의 어레이(300)는 제 1 복수의 메사들(120)과 동일한 어레이(300)에 하나 이상의 추가 복수의 메사들(120)을 더 포함할 수 있다. 복수의 메사들(120)은 제 2 트렌치들(210)에 의해 서로, 균일하게 및 평행하게 이격될 수 있다.
어레이(300)의 각각의 열은 한 쌍의 게이트 도체(150) 측벽들의 외부 표면들에 의해 정의되는 폭을 가지며, 이 폭(C)은 각각의 개별 VFET 디바이스(100)의 폭일 수 있다. 각각의 VFET 디바이스(100)의 폭(C)은 원래 형성된 금속 시드들(110)을 분리하는 트렌치의 폭(M)(도 2)과 같거나 거의 같다. 그러므로, VFET 디바이스(100)의 최종 폭(C)은 형성된 금속 시드들(110)의 폭(M)을 조정함으로써 스케일링될 수 있다. 게다가, 금속 시드들(110)은 피치에 형성되며, "피치"는 이웃 특징부들에서 동일한 지점들 사이의 거리를 지칭하는 것으로 산업분야에서 알려져 있다. 특히, 금속 시드들(110)의 피치는 형성된 VFET 디바이스들(100)의 최종 피치와 같거나 본질적으로 같다.
그 후에, 형성된 VFET 디바이스(100) 및 어레이(300)는 VFET(100) 어레이들(300)의 상단 콘택트들, 금속 인터커넥트들, 추가 적층 층들 등을 형성하기 위해 추가 처리를 받을 수 있으며, 그의 결과는 교차점 메모리 어레이의 형성물일 수 있다는 점이 이해될 것이다. 추가 처리는 본 명세서에 상세히 설명되지 않는 종래의 기술들에 의해 수행될 수 있다.
도 10을 다시 참조하면, 또한 수직 트랜지스터 디바이스들(100)의 어레이가 개시되며, 게이트 도체(150) 측벽들은 금속 시드 라인(110)의 수직 측면을 따라 더 제공된다. 예를 들어, 제한 없이, VFET 디바이스들(100)의 어레이(300)의 게이트 도체(150) 측벽들은 금속 시드들(110)의 제 1 측면(111) 및/또는 제 2 측면(112)을 따라 제공될 수 있다.
도 12 내지 도 21은 VFET(100) 디바이스와 같은 반도체 디바이스를 제조할 뿐만 아니라, 수직 트랜지스터 디바이스들(100)의 어레이(300)를 제조하는 본 방법의 다른 실시예에 따른 복수의 수직 트랜지스터들을 처리하는 다양한 단계들을 도시한다. 도 12 및 도 13은 각각 도 2 및 도 3에 도시된 것들과 동일한 처리 단계들을 도시한다. 도 12의 설명은 도 2의 설명과 동등하고, 도 13의 설명은 도 3의 설명과 동등하다.
도 14를 참조하면, 반도체 디바이스를 형성하는 본 방법의 실시예는 게이트 도체(150)를 형성하기 위해 도체 재료를 금속 시드들(110) 상에 형성한 후에, 복수의 게이트 절연체(160) 측벽들을 형성하기 위해 절연체 재료를 복수의 게이트 도체(150) 측벽들 각각 상에 형성하는 단계를 포함한다. 본 실시예의 방법은 절연체 재료를 금속 시드들(110)의 게이트 도체(150) 상단벽 또는 상단 측면(116) 상에 형성하는 단계를 더 포함한다. 절연체 재료는 컨포멀하게 형성될 수 있다. 금속 시드들(110)은 서로 평행하게 균일하게 이격될 수 있기 때문에, 형성된 게이트 절연체(160) 측벽들은 서로 균일하게 이격될 수 있고, 그 결과 대향하는 게이트 절연체(160) 측벽들 사이에 정의된 각각의 제 1 트렌치(170)는 폭(T)(도 14)을 정의한다.
본 실시예의 방법은 제 1 트렌치들(170) 내에 위치되는 기판(50)의 일부들을 노출된 채로 남기는 단계를 포함한다. 제 1 트렌치들(170) 내의 기판(50)의 일부들을 노출된 채로 남기는 단계는 절연체 재료를 금속 시드들(110)의 제 1 측면(111), 제 2 측면(112), 및/또는 상단 측면(116) 상에만 형성하지만, 제 1 트렌치들(170) 내의 기판(50) 상에 형성하지 않음으로써 달성될 수 있다. 제 1 트렌치들(170) 내의 기판(50)의 일부들을 노출된 채로 남기는 단계는 대안적으로 게이트 절연체(160) 하단벽(즉, 제 1 트렌치들(170) 내에서 기판(50)을 커버하는 절연체 재료)의 제거 전에, 절연체 재료를 금속 시드들(110)의 제 1 측면(111), 제 2 측면(112), 및 상단 측면(116) 상에 및 또한 제 1 트렌치들(170) 내의 기판(50) 상에 형성함으로써 달성될 수 있다. 절연체 재료의 제거는 에칭을 포함하는 임의의 적절한 기술에 의해 달성될 수 있다.
게이트 절연체(160) 측벽들의 절연체 재료는 ALD, 플라즈마 강화 ALD, PVD, 또는 다른 공지된 방법들을 포함하지만, 이들에 제한되지 않는 임의의 적절한 기술에 의해 형성될 수 있다. 게이트 절연체(160)의 절연체 재료는 임의의 적절한 절연 재료를 포함할 수 있다. 예를 들어, 제한 없이, 게이트 절연체(160)의 재료는 산화물일 수 있다.
도 15를 참조하면, 본 방법의 실시예는 제 1 트렌치(170)를 제 2 절연체 재료(180)로 충전하는 단계를 더 포함할 수 있다. 제 2 절연체 재료(180)는 노출된 기판(50)을 커버하는 제 1 트렌치들(170)만을 충전하는 것이 아니라, 게이트 절연체(160) 상단벽을 또한 커버할 수 있다. 제 1 트렌치들(170)을 제 2 절연체 재료(180)로 충전하는 단계는 제한 없이, 스핀 코팅, 블랭킷 코팅, CVD, PVD, 인 시튜 성장, 또는 다른 공지된 방법들을 포함하는 임의의 적절한 방법에 의해 달성될 수 있다. 제 2 절연체 재료(180)는 임의의 적절한 절연 재료일 수 있다. 예를 들어, 제한 없이, 제 2 절연체 재료(180)는 질화 실리콘과 같은 종래의 ILD 재료일 수 있다.
도 16을 참조하면, 본 방법의 실시예는 필요하다면, 금속 시드들(110)의 상단 측면들(116)을 노출시키기 위해 제 2 절연체 재료(180)의 일부들, 게이트 절연체(160) 재료의 일부들, 및 게이트 도체(150) 재료의 일부들을 제거하는 단계를 더 포함할 수 있다. 이것은 제한 없이, 화학적 기계적 연마 또는 평탄화(CMP)와 같은 연마 평탄화 방법들 또는 에칭 공정을 포함하는 임의의 적절한 방법에 의해 달성될 수 있다.
도 17 내지 도 19를 참조하면, 본 방법의 실시예는 제거된 제 2 절연체 재료(180)의 세그먼트들 밑에 있는 기판(50)의 부분들을 노출시키기 위해 제 2 절연체 재료(180)의 세그먼트들을 선택적으로 제거하는 단계를 더 포함할 수 있다. 이것은 도 7 내지 도 9을 참조하여 상술한 바와 같이 달성될 수 있다.
본 방법의 실시예에 따르면, 각각의 캐비티(200)의 하단 측면(205)은 기판(50)의 노출된 상부 표면에 의해 접해 있고 정의된다. 각각의 캐비티(200)의 상단 측면(206)은 개방된 채로 남아 있는다.
도 20 및 도 21은 각각 도 10 및 도 11에 도시된 것들과 동일한 처리 단계들을 도시한다. 도 20의 설명은 도 10의 설명과 동등하고, 도 21의 설명은 도 11의 설명과 동등하다.
그 후에, 도 21에 도시되는 형성된 VFET 디바이스(100) 및 어레이(300)는 VFET 디바이스들(100)의 어레이들(300)의 상단 콘택트들, 금속 인터커넥트들, 추가 적층 층들 등을 형성하기 위해 추가 처리를 받을 수 있으며, 그의 결과는 교차점 메모리 어레이의 형성물일 수 있다는 점이 이해될 것이다. 추가 처리는 본 명세서에 상세히 설명되지 않은 종래의 기술들에 의해 수행될 수 있다.
VFET 디바이스(100) 및 어레이(300)는 VFET 디바이스(100)에 전기적으로 결합된 메모리 셀(도시되지 않음)을 포함하는 메모리 액세스 디바이스(도시되지 않음)에 사용될 수 있다. 메모리 셀은 상단 전극(도시되지 않음) 및 하단 전극(도시되지 않음)을 포함하며, 이는 드레인에 대한 콘택트(도시되지 않음)에 결합된다. 소스는 다른 콘택트에 결합된다. 소스 콘택트, 게이트(140), 및 상단 전극의 바이어싱에 따라, VFET 디바이스(100)는 턴 "온"되고 전류는 채널 영역(130) 및 메모리 셀을 통해 흐른다.
개시된 디바이스 구조들 및 방법들은 그것의 구현에서 다양한 수정들 및 대안적인 형태들에 쉽게 영향을 받지만, 특정 실시예들은 도면들 내에 예로서 도시되었고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태들에 제한되도록 의도되지 않는다는 점이 이해되어야 한다. 오히려, 본 발명은 이하의 첨부된 청구항들 및 그들의 법적 균등물들에 의해 정의된 바와 같은 본 개시의 범위 내에 있는 모든 수정들, 조합들, 균등물들, 변형들, 및 대안들을 포함한다.

Claims (20)

  1. 반도체 디바이스 구조로서,
    기판 위에 연장되는 메사(mesa)로서,
    상기 메사의 제 1 측면과 제 2 측면 사이의 채널 영역을 포함하는 상기 메사;
    상기 메사의 상기 제 1 측면 상의 제 1 게이트로서,
    제 1 게이트 절연체; 및
    상기 제 1 게이트 절연체를 오버라잉(overlying)하는 그래핀(graphene)을 포함하는 제 1 게이트 도체를 포함하는 상기 제 1 게이트를 포함하는 반도체 디바이스 구조.
  2. 청구항 1에 있어서,
    상기 메사의 상기 제 2 측면 상의 제 2 게이트로서,
    제 2 게이트 절연체; 및
    상기 제 2 게이트 절연체를 오버라잉하는 그래핀을 포함하는 제 2 게이트 도체를 포함하는 상기 제 2 게이트를 더 포함하는 반도체 디바이스 구조.
  3. 청구항 2에 있어서,
    상기 제 1 게이트 도체 상의 제 1 금속 시드, 및
    상기 제 2 게이트 도체 상의 제 2 금속 시드를 더 포함하는 반도체 디바이스 구조.
  4. 청구항 2에 있어서,
    상기 제 2 게이트는 상기 제 1 게이트와 함께, 상기 채널 영역 내의 전류 흐름을 제어하도록 동작되는 반도체 디바이스 구조.
  5. 청구항 1에 있어서,
    상기 제 1 게이트 도체는 그래핀의 적어도 하나의 층을 포함하는 반도체 디바이스 구조.
  6. 청구항 1에 있어서,
    상기 제 1 게이트 도체의 두께는 상기 제 1 게이트 절연체의 두께보다 작은 반도체 디바이스 구조.
  7. 청구항 1에 있어서,
    상기 반도체 디바이스 구조는 수직 트랜지스터 디바이스들의 어레이 내에 배치되고,
    상기 수직 트랜지스터 디바이스들의 어레이는,
    상기 기판 위에 연장되는 제 1 복수의 메사들로서, 상기 제 1 복수의 메사들의 각각의 메사는,
    상기 제 1 측면 및 상기 제 2 측면으로서, 상기 제 2 측면은 상기 제 1 측면과 대향하고, 상기 제 1 복수의 메사들의 상기 메사들의 상기 제 1 측면들은 서로 정렬되며, 상기 제 1 복수의 메사들의 상기 메사들의 상기 제 2 측면들은 서로 정렬되는 상기 제 1 측면 및 상기 제 2 측면;
    상기 메사의 제 1 측면을 따르는 상기 제 1 게이트 절연체; 및
    상기 제 1 게이트 절연체를 따르는 상기 제 1 게이트 도체를 포함하는, 상기 제 1 복수의 메사들; 및
    절연체 재료의 제 1 복수의 세그먼트(segment)들로서, 상기 제 1 복수의 세그먼트들의 절연체 재료의 각각의 세그먼트는 상기 제 1 복수의 메사들 내의 다른 메사로부터 상기 제 1 복수의 메사들의 상기 메사들 중 하나를 분리하는 상기 절연체 재료의 제 1 복수의 세그먼트들을 포함하는 반도체 디바이스 구조.
  8. 청구항 7에 있어서,
    상기 제 1 복수의 메사들의 각각의 메사는,
    상기 제 1 복수의 메사들의 상기 각각의 메사의 상기 제 2 측면을 따르는 제 2 게이트 절연체; 및
    상기 제 2 게이트 절연체를 따르는 제 2 게이트 도체로서, 그래핀을 포함하는 상기 제 2 게이트 도체를 더 포함하는 반도체 디바이스 구조.
  9. 청구항 7에 있어서,
    상기 제 1 게이트 도체는 금속 시드의 수직 측면을 따라 위치되는 반도체 디바이스 구조.
  10. 청구항 7에 있어서,
    상기 수직 트랜지스터 디바이스들의 어레이는,
    상기 제 1 복수의 메사들의 상기 메사들의 상기 제 1 측면들을 따라 상기 제 1 게이트 절연체들을 포함하는 게이트 절연체 측벽; 및
    상기 제 1 복수의 메사들의 상기 메사들의 상기 제 1 게이트 절연체들을 따라 상기 제 1 게이트 도체들을 포함하는 게이트 도체 측벽을 더 포함하는 반도체 디바이스 구조.
  11. 반도체 디바이스 구조를 제조하는 방법으로서,
    복수의 금속 시드들을 기판 상에 형성하는 단계;
    복수의 게이트 도체들을 형성하기 위해 도체 재료를 상기 복수의 금속 시드들 각각 상에 형성하는 단계;
    복수의 게이트 절연체들을 형성하기 위해 절연체 재료를 상기 복수의 게이트 도체들 각각 상에 형성하는 단계로서, 상기 복수의 게이트 절연체들 중 제 1 게이트 절연체는 제 1 트렌치에 의해 상기 복수의 게이트 절연체들 중 제 2 게이트 절연체로부터 분리되는 단계; 및
    채널 영역을 형성하기 위해 상기 제 1 트렌치를 채널 재료로 충전하는 단계를 포함하는 방법.
  12. 청구항 11에 있어서,
    복수의 금속 시드들을 형성하는 단계는, 상기 금속 시드들이 제 1 거리만큼 서로 이격되고 평행하게 배열되도록 상기 복수의 금속 시드들을 형성하는 단계를 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 복수의 게이트 절연체들을 형성하기 위해 상기 절연체 재료를 상기 복수의 게이트 도체들 각각 상에 형성하는 단계는, 상기 제 1 트렌치가 상기 제 1 거리 미만의 폭을 갖도록 상기 절연체 재료를 형성하는 단계를 포함하는 방법.
  14. 청구항 11에 있어서,
    도체 재료를 상기 복수의 금속 시드들 각각 상에 형성하는 단계는, 적어도 하나의 그래핀 층을 상기 복수의 금속 시드들 각각 상에 형성하는 단계를 포함하는 방법.
  15. 청구항 11에 있어서,
    상기 제 1 트렌치를 채널 재료로 충전하는 단계는,
    상기 제 1 트렌치를 제 2 절연체 재료로 충전하는 단계;
    상기 기판의 기초 부분(underlying section)을 노출시키고 캐비티(cavity)를 정의하기 위해 상기 제 2 절연체 재료의 세그먼트를 제거하는 단계; 및
    상기 제 1 게이트 절연체에 의해 제 1 측면 상에 접해 있고 상기 제 2 게이트 절연체에 의해 제 2 측면 상에 접해 있는 채널 영역을 형성하기 위해 상기 캐비티를 상기 채널 재료로 충전하는 단계를 포함하는 방법.
  16. 청구항 15에 있어서,
    도체 재료를 상기 복수의 금속 시드들 재료들 각각 상에 형성하는 단계는, 적어도 하나의 그래핀 단층(monolayer)을 상기 복수의 금속 시드들 재료들의 각각의 수직 측면 상에 형성하는 단계를 포함하는 방법.
  17. 청구항 15에 있어서,
    절연체 재료를 상기 복수의 게이트 도체들 각각 상에 형성하는 단계는, 산화물 재료를 상기 복수의 게이트 도체들의 각각의 수직 측면 상에 오버레이(overlay)하는 단계를 포함하는 방법.
  18. 청구항 15에 있어서,
    상기 제 1 트렌치를 제 2 절연체 재료로 충전하는 단계는, 상기 제 1 트렌치를 산화 실리콘 또는 질화 실리콘으로 충전하는 단계를 포함하는 방법.
  19. 청구항 15에 있어서,
    상기 캐비티를 상기 채널 재료로 충전한 후에, 상기 복수의 금속 시드들을 제거하는 단계를 더 포함하는 방법.
  20. 청구항 15에 있어서,
    상기 캐비티를 상기 채널 재료로 충전하기 전에, 상기 기판의 다른 기초 부분들을 노출시키고 상기 캐비티를 포함하는 복수의 캐비티들을 정의하기 위해 상기 제 2 절연체 재료의 다른 세그먼트들을 제거하는 단계로서, 상기 복수의 캐비티들은 서로 동일하게 이격되는 단계를 더 포함하는 방법.
KR1020147003763A 2011-08-23 2012-08-21 수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들 KR101570945B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/215,968 US8969154B2 (en) 2011-08-23 2011-08-23 Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US13/215,968 2011-08-23
PCT/US2012/051711 WO2013028685A2 (en) 2011-08-23 2012-08-21 Semiconductor device structures including vertical transistor devices, arrays of vertical transistor devices, and methods of fabrication

Publications (2)

Publication Number Publication Date
KR20140036320A true KR20140036320A (ko) 2014-03-25
KR101570945B1 KR101570945B1 (ko) 2015-11-20

Family

ID=47742422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147003763A KR101570945B1 (ko) 2011-08-23 2012-08-21 수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들

Country Status (6)

Country Link
US (6) US8969154B2 (ko)
EP (1) EP2748856B1 (ko)
JP (1) JP5883508B2 (ko)
KR (1) KR101570945B1 (ko)
CN (1) CN103765595B (ko)
WO (1) WO2013028685A2 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP5813678B2 (ja) * 2013-02-15 2015-11-17 株式会社東芝 半導体装置
JP6161431B2 (ja) * 2013-06-27 2017-07-12 株式会社半導体エネルギー研究所 半導体装置
KR102140148B1 (ko) 2013-11-29 2020-07-31 삼성전자주식회사 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법
US9812604B2 (en) * 2014-05-30 2017-11-07 Klaus Y. J. Hsu Photosensing device with graphene
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
WO2016156659A1 (en) * 2015-04-01 2016-10-06 Picosun Oy Ald-deposited graphene on a conformal seed layer
US9690627B2 (en) 2015-09-01 2017-06-27 International Business Machines Corporation Redeployable resource forecasting
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9755071B1 (en) 2016-06-30 2017-09-05 International Business Machines Corporation Merged gate for vertical transistors
KR102573407B1 (ko) * 2016-08-24 2023-08-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9786760B1 (en) 2016-09-29 2017-10-10 International Business Machines Corporation Air gap and air spacer pinch off
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10622458B2 (en) 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor
US10636789B2 (en) 2017-05-26 2020-04-28 Qualcomm Incorporated Transistor with low resistivity carbon alloy
CN108933174B (zh) * 2017-05-27 2021-09-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10134739B1 (en) 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
US11335788B2 (en) 2017-08-31 2022-05-17 Micron Technology, Inc. Semiconductor devices, transistors, and related methods for contacting metal oxide semiconductor devices
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US11398571B2 (en) * 2018-10-09 2022-07-26 Micron Technology, Inc. Devices and electronic systems including vertical transistors, and related methods
CN112997319B (zh) * 2018-10-09 2024-05-03 美光科技公司 形成装置的方法以及相关装置及电子系统
US10629732B1 (en) 2018-10-09 2020-04-21 Micron Technology, Inc. Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors
WO2020076850A1 (en) * 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
KR102396978B1 (ko) 2018-11-16 2022-05-11 삼성전자주식회사 반도체 장치
US11189588B2 (en) 2018-12-31 2021-11-30 Micron Technology, Inc. Anisotropic conductive film with carbon-based conductive regions and related semiconductor assemblies, systems, and methods
US10854549B2 (en) 2018-12-31 2020-12-01 Micron Technology, Inc. Redistribution layers with carbon-based conductive elements, methods of fabrication and related semiconductor device packages and systems
KR102669149B1 (ko) 2019-01-10 2024-05-24 삼성전자주식회사 반도체 장치
CN110391250A (zh) * 2019-06-21 2019-10-29 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN113823676B (zh) * 2020-06-18 2023-07-04 联华电子股份有限公司 半导体装置以及其制作方法
EP4040500A1 (en) * 2021-02-04 2022-08-10 Infineon Technologies AG Transistor device and method of manufacturing

Family Cites Families (206)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131056A (ja) * 1986-11-20 1988-06-03 Terumo Corp Ｆｅｔ電極
US4903189A (en) 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
US5107321A (en) 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5468661A (en) * 1993-06-17 1995-11-21 Texas Instruments Incorporated Method of making power VFET device
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5460988A (en) 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5824577A (en) 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
DE19711482C2 (de) 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
US5874745A (en) * 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric
US5899735A (en) 1997-09-19 1999-05-04 Vanguard International Semiconductor Corporation Method for making low-resistance contacts between polysilicon and metal silicide on semiconductor integrated circuits
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6825058B2 (en) 2001-06-28 2004-11-30 Sharp Laboratories Of America, Inc. Methods of fabricating trench isolated cross-point memory array
JP4483152B2 (ja) 2001-11-27 2010-06-16 富士ゼロックス株式会社 中空グラフェンシート構造体及び電極構造体とそれら製造方法並びにデバイス
JP2003209122A (ja) * 2002-01-16 2003-07-25 Seiko Epson Corp 有機半導体装置
US6673682B2 (en) * 2002-05-13 2004-01-06 Macronix International Co. Ltd. Methods of fabricating high density mask ROM cells
US6777761B2 (en) * 2002-08-06 2004-08-17 International Business Machines Corporation Semiconductor chip using both polysilicon and metal gate devices
KR100493381B1 (ko) * 2002-08-16 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시패널
TW548853B (en) * 2002-09-13 2003-08-21 Ind Tech Res Inst Method of manufacturing flexible TFT display
US7071258B1 (en) 2002-10-21 2006-07-04 Nanotek Instruments, Inc. Nano-scaled graphene plates
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
EP1636829B1 (en) 2003-06-12 2016-11-23 Georgia Tech Research Corporation Patterned thin film graphite devices
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6716686B1 (en) * 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
JPWO2005022637A1 (ja) * 2003-08-28 2007-11-01 日本電気株式会社 フィン型電界効果トランジスタを有する半導体装置
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
EP1711966B1 (en) 2004-01-22 2012-02-22 International Business Machines Corporation Vertical fin-fet mos devices
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US20060046392A1 (en) 2004-08-26 2006-03-02 Manning H M Methods of forming vertical transistor structures
US7144779B2 (en) 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100612419B1 (ko) * 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
KR100630746B1 (ko) * 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7205601B2 (en) * 2005-06-09 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET split gate EEPROM structure and method of its fabrication
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070023839A1 (en) * 2005-07-27 2007-02-01 International Business Machines Corporation Finfet gate formed of carbon nanotubes
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
KR100652433B1 (ko) * 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
WO2007080575A1 (en) * 2006-01-09 2007-07-19 Technion Research And Development Foundation Ltd. Transistor structures and methods of fabrication thereof
KR100683867B1 (ko) * 2006-02-09 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7473946B2 (en) * 2006-02-22 2009-01-06 International Business Machines Corporation CMOS structure and method including multiple crystallographic planes
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US20070246765A1 (en) * 2006-03-30 2007-10-25 Lars Bach Semiconductor memory device and method for production
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US7714386B2 (en) * 2006-06-09 2010-05-11 Northrop Grumman Systems Corporation Carbon nanotube field effect transistor
US8232561B2 (en) 2006-06-29 2012-07-31 University Of Florida Research Foundation, Inc. Nanotube enabled, gate-voltage controlled light emitting diodes
KR100767399B1 (ko) * 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
US7359226B2 (en) 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
US20080099814A1 (en) 2006-10-30 2008-05-01 Qimonda Ag Integrated circuit and method for production
US10540704B2 (en) * 2007-09-06 2020-01-21 Mohammad A. Mazed System and method for machine learning based user application
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
FR2917896B1 (fr) * 2007-06-21 2009-11-06 Commissariat Energie Atomique Transistor a effet de champ a contacts electriques alternes.
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
TWI345671B (en) * 2007-08-10 2011-07-21 Au Optronics Corp Thin film transistor, pixel structure and liquid crystal display panel
TWI330407B (en) * 2007-08-13 2010-09-11 Au Optronics Corp Method of manufacturing thin film transistor and display device applied with the same
US7824741B2 (en) 2007-08-31 2010-11-02 Micron Technology, Inc. Method of forming a carbon-containing material
TW200913162A (en) * 2007-09-11 2009-03-16 Univ Nat Chiao Tung Nonvolatile memory device with nanowire channel and a method for fabricating the same
US20090085157A1 (en) * 2007-09-28 2009-04-02 Klaus Muemmler Manufacturing method for an integrated circuit, corresponding intermediate integrated circuit structure and corresponding integrated circuit
US7772059B2 (en) 2008-01-16 2010-08-10 Texas Instruments Incorporated Method for fabricating graphene transistors on a silicon or SOI substrate
US8159791B2 (en) * 2008-02-06 2012-04-17 Hitachi Global Storage Technologies Netherlands B.V. Magnetoresistive sensor having quantum well structure and a trapping layer for preventing charge carrier migration
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
CN101582448B (zh) * 2008-05-14 2012-09-19 清华大学 薄膜晶体管
US7952088B2 (en) * 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
US8698226B2 (en) 2008-07-31 2014-04-15 University Of Connecticut Semiconductor devices, methods of manufacture thereof and articles comprising the same
US7993986B2 (en) * 2008-08-29 2011-08-09 Advanced Micro Devices, Inc. Sidewall graphene devices for 3-D electronics
US8507840B2 (en) * 2010-12-21 2013-08-13 Zena Technologies, Inc. Vertically structured passive pixel arrays and methods for fabricating the same
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101660327B1 (ko) * 2008-09-19 2016-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
US7863136B2 (en) * 2008-09-30 2011-01-04 Qimonda Ag Method of manufacturing integrated circuits including a FET with a gate spacer and a fin
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100962898B1 (ko) * 2008-11-14 2010-06-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP2010123758A (ja) * 2008-11-19 2010-06-03 Nec Corp 薄膜デバイス及びその製造方法
WO2010065517A1 (en) * 2008-12-01 2010-06-10 The Trustees Of Columbia University In The City Of New York Electromechanical devices and methods for fabrication of the same
KR101182403B1 (ko) * 2008-12-22 2012-09-13 한국전자통신연구원 투명 트랜지스터 및 그의 제조 방법
KR20100075100A (ko) * 2008-12-24 2010-07-02 서울대학교산학협력단 잉크젯 프린팅 방법을 이용한 유기 전계효과 트랜지스터의 활성 채널층 형성방법 및 이를 이용한 유기 전계효과 트랜지스터
JP5590877B2 (ja) 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
DE102008063429B4 (de) * 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8120073B2 (en) * 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
GB2467357B (en) * 2009-01-30 2011-09-21 Cambridge Display Tech Ltd Organic thin film transistors
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US20100213458A1 (en) * 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
JP5356066B2 (ja) 2009-02-24 2013-12-04 株式会社東芝 スイッチング素子及び不揮発性記憶装置
JP2010212619A (ja) 2009-03-12 2010-09-24 Toshiba Corp グラフェンの作製方法、グラフェン、グラフェン作製装置及び半導体素子
WO2010113518A1 (ja) * 2009-04-01 2010-10-07 国立大学法人北海道大学 電界効果トランジスタ
KR101156620B1 (ko) 2009-04-08 2012-06-14 한국전자통신연구원 그라핀 채널층을 가지는 전계 효과 트랜지스터
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
JP5352334B2 (ja) 2009-04-27 2013-11-27 株式会社日立製作所 グラフェンと金属電極との電気的接合デバイス、それを用いた電子デバイス，電子集積回路及び光／電子集積回路
US8274110B2 (en) * 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US8076717B2 (en) 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
JP4794692B2 (ja) * 2009-06-24 2011-10-19 パナソニック株式会社 半導体装置の製造方法
JP2011014754A (ja) * 2009-07-03 2011-01-20 Elpida Memory Inc 半導体集積回路装置
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
CN101997035B (zh) * 2009-08-14 2012-08-29 清华大学 薄膜晶体管
KR101119916B1 (ko) 2009-08-24 2012-03-13 삼성전자주식회사 그래핀 전극과 유기물/무기물 복합소재를 사용한 전자 소자 및 그 제조 방법
US8124463B2 (en) * 2009-09-21 2012-02-28 International Business Machines Corporation Local bottom gates for graphene and carbon nanotube devices
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US8536023B2 (en) * 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
KR101081193B1 (ko) * 2009-10-15 2011-11-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101603771B1 (ko) * 2009-10-21 2016-03-16 삼성전자주식회사 2차원 시트 물질을 이용한 전자 소자 및 그 제조 방법
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
DE102009046246B4 (de) * 2009-10-30 2012-04-12 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren und Halbleiterbauelement mit Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage global verformter Halbleiterbasisschichten
US8106383B2 (en) * 2009-11-13 2012-01-31 International Business Machines Corporation Self-aligned graphene transistor
KR101603766B1 (ko) 2009-11-13 2016-03-15 삼성전자주식회사 그라펜 적층체 및 그의 제조방법
JP5515660B2 (ja) * 2009-11-13 2014-06-11 セイコーエプソン株式会社 半導体装置用基板の製造方法
US20110127492A1 (en) * 2009-11-30 2011-06-02 International Business Machines Corporation Field Effect Transistor Having Nanostructure Channel
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
WO2011074987A1 (en) * 2009-12-17 2011-06-23 Universitetssenteret På Kjeller Field effect transistor structure
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
US8421164B2 (en) * 2010-01-05 2013-04-16 Micron Technology, Inc. Memory cell array with semiconductor selection device for multiple memory cells
US8101474B2 (en) * 2010-01-06 2012-01-24 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device
US8242560B2 (en) * 2010-01-15 2012-08-14 International Business Machines Corporation FinFET with thin gate dielectric layer
US8310013B2 (en) * 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
CN101783366A (zh) * 2010-02-11 2010-07-21 复旦大学 一种石墨烯mos晶体管的制备方法
US8927057B2 (en) * 2010-02-22 2015-01-06 International Business Machines Corporation Graphene formation utilizing solid phase carbon sources
KR101129930B1 (ko) * 2010-03-09 2012-03-27 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP2011192667A (ja) * 2010-03-11 2011-09-29 Toshiba Corp トランジスタおよびその製造方法
JP2011216647A (ja) * 2010-03-31 2011-10-27 Dainippon Printing Co Ltd パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
DE102010029527B4 (de) * 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
EP2393118A1 (en) * 2010-06-02 2011-12-07 Nanya Technology Corporation Single-gate FinFET and fabrication method thereof
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
DE102010038742B4 (de) * 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
JP5590125B2 (ja) * 2010-08-05 2014-09-17 富士通株式会社 半導体装置の製造方法
US8796733B2 (en) * 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
US8378394B2 (en) * 2010-09-07 2013-02-19 International Business Machines Corporation Method for forming and structure of a recessed source/drain strap for a MUGFET
US8344358B2 (en) * 2010-09-07 2013-01-01 International Business Machines Corporation Graphene transistor with a self-aligned gate
US8785261B2 (en) * 2010-09-23 2014-07-22 Intel Corporation Microelectronic transistor having an epitaxial graphene channel layer
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
KR101723864B1 (ko) * 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
TWI532214B (zh) * 2010-10-12 2016-05-01 Ｌｇ伊諾特股份有限公司 發光元件及其封裝
KR101755635B1 (ko) * 2010-10-14 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8921899B2 (en) * 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
CN103339715B (zh) * 2010-12-03 2016-01-13 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
KR101736970B1 (ko) * 2010-12-17 2017-05-30 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US8431458B2 (en) * 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US20120168723A1 (en) * 2010-12-29 2012-07-05 Electronics And Telecommunications Research Institute Electronic devices including graphene and methods of forming the same
TWI487108B (zh) * 2011-01-13 2015-06-01 Prime View Int Co Ltd Metal oxide semiconductor structure and manufacturing method thereof
US8617941B2 (en) * 2011-01-16 2013-12-31 International Business Machines Corporation High-speed graphene transistor and method of fabrication by patternable hard mask materials
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8957442B2 (en) * 2011-02-11 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
US9162885B2 (en) * 2011-02-17 2015-10-20 Rutgers, The State University Of New Jersey Graphene-encapsulated nanoparticle-based biosensor for the selective detection of biomarkers
TWI565078B (zh) * 2011-03-25 2017-01-01 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
KR101813173B1 (ko) * 2011-03-30 2017-12-29 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
US8501531B2 (en) * 2011-04-07 2013-08-06 The United States Of America, As Represented By The Secretary Of The Navy Method of forming graphene on a surface
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
US9006803B2 (en) * 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
KR101244768B1 (ko) * 2011-05-04 2013-03-19 한국과학기술원 그래핀 게이트 전극을 이용한 비휘발성 메모리 소자
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6206729B2 (ja) * 2011-05-23 2017-10-04 ナショナル ユニバーシティ オブ シンガポール 薄膜の転写方法
KR101797961B1 (ko) * 2011-06-09 2017-11-16 삼성전자주식회사 반도체 장치의 제조 방법
WO2012169850A2 (ko) * 2011-06-10 2012-12-13 서울대학교산학협력단 3차원 비휘발성 메모리 장치 및 이의 제조 방법
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8685850B2 (en) * 2011-06-13 2014-04-01 Stmicroelectronics, Inc. System and method of plating conductive gate contacts on metal gates for self-aligned contact interconnections
EP2535937B1 (en) * 2011-06-17 2015-03-11 Friedrich-Alexander-Universität Erlangen-Nürnberg Electronic device
SG2014013833A (en) * 2011-06-24 2014-10-30 Sharp Kk Display device and method for manufacturing same
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US9553195B2 (en) * 2011-06-30 2017-01-24 Applied Materials, Inc. Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation
US8394682B2 (en) * 2011-07-26 2013-03-12 Micron Technology, Inc. Methods of forming graphene-containing switches
US8514626B2 (en) * 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9177872B2 (en) * 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
US8803129B2 (en) * 2011-10-11 2014-08-12 International Business Machines Corporation Patterning contacts in carbon nanotube devices
US8735971B2 (en) * 2011-12-02 2014-05-27 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
KR101906406B1 (ko) * 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101888003B1 (ko) * 2012-04-09 2018-08-13 삼성전자주식회사 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US20140004666A1 (en) * 2012-06-28 2014-01-02 International Business Machines Corporation Passivation of carbon nanotubes with molecular layers
US8815739B2 (en) * 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9614040B1 (en) * 2016-02-02 2017-04-04 International Business Machines Corporation Strained silicon germanium fin with block source/drain epitaxy and improved overlay capacitance
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
US10008583B1 (en) * 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
CN111095567A (zh) * 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
US10446664B1 (en) * 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
CN114303241A (zh) * 2019-08-28 2022-04-08 美光科技公司 具有双晶体管垂直存储器单元及共享沟道区域的存储器装置
US11527623B2 (en) * 2020-07-28 2022-12-13 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11476254B2 (en) * 2021-01-29 2022-10-18 Micron Technology, Inc. Support pillars for vertical three-dimensional (3D) memory
US11631681B2 (en) * 2021-03-02 2023-04-18 Micron Technology, Inc. Vertical contacts for semiconductor devices
US11641732B2 (en) * 2021-04-22 2023-05-02 Micron Technology, Inc. Self-aligned etch back for vertical three dimensional (3D) memory

Also Published As

Publication number Publication date
CN103765595B (zh) 2017-02-15
US20160276454A1 (en) 2016-09-22
JP5883508B2 (ja) 2016-03-15
US10446692B2 (en) 2019-10-15
KR101570945B1 (ko) 2015-11-20
JP2014524672A (ja) 2014-09-22
CN103765595A (zh) 2014-04-30
US20180301539A1 (en) 2018-10-18
EP2748856B1 (en) 2020-12-02
US11011647B2 (en) 2021-05-18
US20150236164A1 (en) 2015-08-20
WO2013028685A2 (en) 2013-02-28
US20210273111A1 (en) 2021-09-02
US20130049120A1 (en) 2013-02-28
EP2748856A2 (en) 2014-07-02
US10002935B2 (en) 2018-06-19
US11652173B2 (en) 2023-05-16
EP2748856A4 (en) 2015-07-29
WO2013028685A3 (en) 2013-05-16
US8969154B2 (en) 2015-03-03
US9356155B2 (en) 2016-05-31
US20200027990A1 (en) 2020-01-23

Similar Documents

Publication Publication Date Title
US11652173B2 (en) Methods of forming a semiconductor device comprising a channel material
CN105793968B (zh) 包括源极/漏极和栅极通道的半导体器件
TWI529940B (zh) 相鄰元件之短路防範
US20160343708A1 (en) Semiconductor devices and methods of manufacturing the same
CN107591400A (zh) 具有可变鳍片间距的垂直传输finfet装置
KR20170108912A (ko) 수직 게이트 올 어라운드(vgaa) 디바이스들 및 그 제조 방법들
US11024746B2 (en) Gate all-around device
US9812450B2 (en) Semiconductor devices and methods of manufacturing the same
US20200358873A1 (en) Method for forming integrated semiconductor device with 2d material layer
CN110678982B (zh) 新颖的3d nand存储器件及其形成方法
US11183497B2 (en) Semiconductor devices
US20190348414A1 (en) Semiconductor devices
US11063150B2 (en) Semiconductor devices
WO2007054844A2 (en) Vertical insulated gate field-effect transistor and method of manufacturing the same
US20230068854A1 (en) Method of making a plurality of 3d semiconductor devices with enhanced mobility and conductivity
US20240105725A1 (en) Cfet with asymmetric source/drain features
US11335599B2 (en) Self-aligned contacts for 3D logic and memory
US20230378364A1 (en) 3d design with method of integration of high performance transistors using a streamlined process flow
US20240145595A1 (en) 3d isolation of a segmentated 3d nanosheet channel region
CN115332171A (zh) 集成电路的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181030

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191107

Year of fee payment: 5