CN113823676B - 半导体装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括介电结构、第一源极/漏极电极、第二源极/漏极电极、氧化物半导体层、栅极介电层以及第一栅极。第一源极/漏极电极设置于介电结构之内。氧化物半导体层于垂直方向上设置于第一源极/漏极电极上。第二源极/漏极电极于垂直方向上设置于氧化物半导体层上。栅极介电层设置于介电结构上且于水平方向上围绕氧化物半导体层。栅极介电层包括第一部分与第二部分。第一部分沿水平方向延伸。第二部分设置于第一部分上且沿垂直方向延伸。第一栅极设置于栅极介电层的第一部分上。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有氧化物半导体层的半导体装置以及其制作方法。
背景技术
半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。一般的半导体制作工艺可大略分为用以于晶片上形成晶体管的前段(front end of line，FEOL)制作工艺以及于晶体管上形成接触结构、层间介电层、互连结构以及接触垫等部件的后段(back end of line，BEOL)制作工艺。然而，随着集成电路的积集度要求越来越高，许多主动(有源)或/及被动(无源)元件也被设计于BEOL制作工艺中形成，因此造成制作工艺复杂度与制造成本提高。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用于氧化物半导体层在垂直方向上的相对两侧设置源极/漏极电极，由此达到简化相关制作工艺或/及降低制造成本的效果。
本发明的一实施例提供一种半导体装置，其包括一介电结构、一第一源极/漏极电极、一第二源极/漏极电极、一氧化物半导体层、一栅极介电层以及一第一栅极。第一源极/漏极电极设置于介电结构之内。氧化物半导体层于一垂直方向上设置于第一源极/漏极电极上。第二源极/漏极电极于垂直方向上设置于氧化物半导体层上。栅极介电层设置于介电结构上且于一水平方向上围绕氧化物半导体层。栅极介电层包括一第一部分与一第二部分。第一部分沿水平方向延伸，而第二部分设置于第一部分上且沿垂直方向延伸。第一栅极设置于栅极介电层的第一部分上。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一介电结构之内形成一第一源极/漏极电极。在一垂直方向上，在第一源极/漏极电极上形成一氧化物半导体层。在介电结构上形成一栅极介电层。栅极介电层于一水平方向上围绕氧化物半导体层，且栅极介电层包括一第一部分与一第二部分。第一部分沿水平方向延伸，而第二部分设置于第一部分上且沿垂直方向延伸。在栅极介电层的第一部分上形成一第一栅极。在垂直方向上，在氧化物半导体层上形成一第二源极/漏极电极。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2为本发明第一实施例的半导体装置的部分放大示意图；
图3至图13为本发明第一实施例的半导体装置的制作方法示意图，其中
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9之后的状况示意图；
图11为图10之后的状况示意图；
图12为图11的部分区域的上视示意图；
图13为图11之后的状况示意图；
图14为本发明第二实施例的半导体装置的示意图；
图15为本发明第三实施例的半导体装置的示意图；
图16为本发明第四实施例的半导体装置的示意图；
图17为本发明第五实施例的半导体装置的示意图。
主要元件符号说明
10 半导体基底
12 掺杂区
16 层间介电层
20接触结构
14、18、22、24、26、28、30、32、34、36、38、40、42、44、46、48 介电层
50 氧化物半导体材料
50A 氧化物半导体层
51 第一层
52 第二层
60 栅极介电层
60A 第一部分
60B 第二部分
70 栅极材料层
80 层间介电层
91、93 平坦化制作工艺
92、94 蚀刻制作工艺
95 图案化制作工艺
101、102、103、104、105 半导体装置
CH1、CH2、CH3、CH4 接触孔
CS 互连结构
D1 第一方向
D2 第二方向
D3 第三方向
DS 介电结构
G1 第一栅极
G2 第二栅极
GC1 第一栅极接触结构
GC2 第二栅极接触结构
GS11 第一部分
GS12 第二部分
GS21 第一部分
GS22 第二部分
M1、M2、M3、M4、M5、M6、M7 导电层
OP 开口
P1 第一部分
P2 第二部分
P3 第三部分
P4 第四部分
SD1 第一源极/漏极电极
SD2 第二源极/漏极电极
SW1 侧壁
SW2 侧壁
S1 上表面
S2 下表面
TS1、TS2、TS3、TS4、TS5、TS6、TS7、TS8、TS9 上表面
V1、V2、V3、V4、V5、V6、VC 连接插塞
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1与图2。图1所绘示为本发明第一实施例的半导体装置的示意图，而图2所绘示为本实施例的半导体装置的部分放大示意图。如图1与图2所示，本实施例提供一半导体装置101，其包括一介电结构DS、一第一源极/漏极电极SD1、一第二源极/漏极电极SD2、一氧化物半导体层50A、一栅极介电层60以及一第一栅极G1。第一源极/漏极电极SD1设置于介电结构DS之内。氧化物半导体层50A于一垂直方向(例如图1中所示的第一方向D1)上设置于第一源极/漏极电极SD1上。第二源极/漏极电极SD2于第一方向D1上设置于氧化物半导体层50A上。栅极介电层60设置于介电结构DS上且于一水平方向(例如图1中所示的第二方向D2，但并不以此为限)上围绕氧化物半导体层50A。栅极介电层60包括一第一部分60A与一第二部分60B。第一部分60A沿水平方向(例如第二方向D2)延伸，而第二部分60B设置于第一部分60A上且沿第一方向D1延伸。第一栅极G1设置于栅极介电层60的第一部分60A上。在一些实施例中，由于第一源极/漏极电极SD1与第二源极/漏极电极SD2是分别设置于氧化物半导体层50A在垂直方向上的相对两侧且第一栅极G1与栅极介电层60设置于氧化物半导体层50A在水平方向上的至少一侧，故由氧化物半导体层50A、第一源极/漏极电极SD1、第二源极/漏极电极SD2、栅极介电层60以及第一栅极G1所形成的晶体管可被视为一垂直式晶体管，由此可缩小晶体管在垂直方向上的所占面积，进而可相对提高晶体管的设置数量或/及设置密度，但并不以此为限。此外，在一些实施例中，第一源极/漏极电极SD1与第二源极/漏极电极SD2可分别为上述晶体管中的源极与漏极，例如当第一源极/漏极电极SD1用来当作晶体管中的源极时，第二源极/漏极电极SD2可为晶体管中的漏极，而当第一源极/漏极电极SD1用来当作晶体管中的漏极时，第二源极/漏极电极SD2可为晶体管中的源极。
在一些实施例中，氧化物半导体层50A可直接接触第一源极/漏极电极SD1与第二源极/漏极电极SD2，而栅极介电层60可直接接触氧化物半导体层50A的侧壁SW1。栅极介电层60的第一部分60A与第二部分60B可直接相连而于半导体装置101的剖视图中具有L型结构，但并不以此为限。栅极介电层60的第二部分60B的至少一部分可于水平方向(例如第二方向D2)上设置于第一栅极G1与氧化物半导体层50A之间，且栅极介电层60的第一部分60A的至少一部分可于第一方向D1上设置于第一栅极G1与介电结构DS之间。在一些实施例中，氧化物半导体层50A的上表面TS1可与栅极介电层60的第二部分60B的上表面TS2大体上共平面，而栅极介电层60的第二部分60B的上表面TS2可于第一方向D1上高于栅极介电层60的第一部分60A的上表面TS3。在一些实施例中，第一栅极G1可设置于栅极介电层60的第一部分60A的上表面TS3上，且第一栅极G1的上表面TS4可于第一方向D1上低于栅极介电层60的第二部分60B的上表面TS2。在一些实施例中，第一栅极G1可直接接触栅极介电层60，例如第一栅极G1可直接接触栅极介电层60的第一部分60A的上表面TS3以及栅极介电层60的第二部分60B的侧壁SW2，而第一部分60A的上表面TS3可与第二部分60B的侧壁SW2直接相连。
在一些实施例中，半导体装置101可还包括一介电层44设置于介电结构DS以及第一源极/漏极电极SD1上，介电层44可于第一方向D1上设置于介电结构DS与栅极介电层60之间，且氧化物半导体层50A可于第一方向D1上贯穿介电层44。在一些实施例中，半导体装置101可还包括一介电层46设置于介电层44与介电结构DS之间，介电层46的材料组成可不同于介电层44的材料组成，而氧化物半导体层50A可于第一方向D1上贯穿介电层46与介电层44。此外，在一些实施例中，半导体装置101可更包括一第二栅极G2设置于栅极介电层60的第一部分60A上，第一栅极G1与第二栅极G2可设置于氧化物半导体层50A于第二方向D2上的相对两侧，且第一栅极G1与第二栅极G2互相分离。换句话说，氧化物半导体层50A、第一源极/漏极电极SD1、第二源极/漏极电极SD2、栅极介电层60、第一栅极G1以及第二栅极G2可形成一垂直式双栅极晶体管。
在一些实施例中，栅极介电层60的第二部分60B的一部分(例如图2中位于氧化物半导体层50A右侧的第二部分60B)可于第二方向D2上设置于第一栅极G1与氧化物半导体层50A之间，而栅极介电层60的第二部分60B的另一部分(例如图2中位于氧化物半导体层50A左侧的第二部分60B)可于第二方向D2上设置于第二栅极G2与氧化物半导体层50A之间。此外，栅极介电层60的第一部分60A的一部分(例如图2中位于氧化物半导体层50A右侧的第一部分60A)可于第一方向D1上设置于第一栅极G1与介电结构DS之间，而栅极介电层60的第一部分60A的另一部分(例如图2中位于氧化物半导体层50A左侧的第一部分60A)可于第一方向D1上设置于第二栅极G2与介电结构DS之间。在一些实施例中，第二栅极G2的上表面TS5可与第一栅极G1的上表面TS4大体上共平面，而第二栅极G2的上表面TS5可于第一方向D1上低于栅极介电层60的第二部分60B的上表面TS2。在一些实施例中，第二栅极G2可直接接触栅极介电层60，例如第一栅极G1可直接接触栅极介电层60的第一部分60A的上表面TS3以及栅极介电层60的第二部分60B的侧壁SW2。值得说明的是，在一些实施例中，上述的上表面TS1、上表面TS2、上表面TS3、上表面TS4以及上表面TS5可分别为对应部件于第一方向D1上的最上(topmost)表面。
在一些实施例中，半导体装置101可还包括一半导体基底10以及一互连结构CS，介电结构DS可设置于半导体基底10上，而互连结构CS的至少一部分可设置于介电结构DS之内。半导体基底10上可视设计需要设置主动、被动元件或/及相关的线路，而互连结构CS可与半导体基底10上的元件或/及线路电连接，但并不以此为限。举例来说，一掺杂区12可设置于半导体基底10内，而互连结构CS可通过贯穿位于介电结构DS与半导体基底10之间的材料层(例如介电层14与层间介电层16)的接触结构20而与掺杂区12电连接，其中掺杂区12可为晶体管或其他类型的半导体元件的一部分。此外，在一些实施例中，介电结构DS可包括多个介电层(例如图1中所示的介电层18、介电层22、介电层24、介电层26、介电层28、介电层30、介电层32、介电层34、介电层36、介电层38、介电层40以及介电层42)于第一方向D1上堆叠设置，而互连结构CS可包括多个导电层(例如图1中所示的导电层M1、导电层M2、导电层M3、导电层M4、导电层M5、导电层M6与导电层M7)以及多个连接插塞(例如图1中所示的连接插塞V1、连接插塞V2、连接插塞V3、连接插塞V4、连接插塞V5与连接插塞V6)于第一方向D1上交替设置。
在一些实施例中，上述的第一方向D1可被视为半导体基底10的厚度方向，半导体基底10于第一方向D1上具有相对的上表面S1与下表面S2，而与第一方向D1大体上正交的水平方向(例如第二方向D2)可与半导体基底10的上表面S1或/及下表面S2平行，但并不以此为限。此外，在本文中所述在第一方向D1上相对较高的位置或/及部件与半导体基底10的下表面S2之间在第一方向D1上的距离大于在第一方向D1上相对较低的位置或/及部件与半导体基底10的下表面S2之间在第一方向D1的距离，各部件的底部可比此部件的顶部在第一方向D1上更接近半导体基底10的下表面S2，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离半导体基底10的下表面S2，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近半导体基底10的下表面S2。
在一些实施例中，第一源极/漏极电极SD1可与互连结构CS电连接，而第一源极/漏极电极SD1可通过互连结构CS与设置于半导体基底10上的元件电连接或/及可通过互连结构CS与其他位于介电结构DS上方的部件电连接。在一些实施例中，半导体装置101可还包括一连接插塞VC设置于第一源极/漏极电极SD1之下，而第一源极/漏极电极SD1可通过连接插塞VC与互连结构CS中的导电层(例如但并不限于导电层M5)电连接。此外，在一些实施例中，半导体装置101可还包括一层间介电层80、一第一栅极接触结构GC1以及一第二栅极接触结构GC2。第一栅极接触结构GC1以及第二栅极接触结构GC2可分别设置于第一栅极G1与第二栅极G2上，且分别于第一栅极G1与第二栅极G2电连接。层间介电层80可覆盖介电层46、栅极介电层60、第一栅极G1、第二栅极G2以及氧化物半导体层50A，而第二源极/漏极电极SD2、第一栅极接触结构GC1、第二栅极接触结构GC2以及互连结构CS中的导电层M7与连接插塞V6可分别至少部分设置于层间介电层80之内，但并不以此为限。
在一些实施例中，导电层M7可包括第一部分P1、第二部分P2、第三部分P3以及第四部分P4，第一部分P1可与连接插塞V6相连，第二部分P2可设置于第二源极/漏极电极SD2上并与第二源极/漏极电极SD2电连接，第三部分P3可设置于第一栅极接触结构GC1上并通过第一栅极接触结构GC1与第一栅极G1电连接，而第四部分P4可设置于第二栅极接触结构GC2上并通过第二栅极接触结构GC2与第二栅极G2电连接。导电层M7的第一部分P1、第二部分P2、第三部分P3以及第四部分P4可视设计需要彼此互相电性隔离，或者第一部分P1、第二部分P2、第三部分P3以及第四部分P4中的至少两者可视设计需要而彼此电连接。
在一些实施例中，第一源极/漏极电极SD1的上表面与互连结构CS中的导电层M6的上表面可大体上共平面，而位于导电层M6与导电层M7之间的连接插塞V6可于第一方向D1上贯穿栅极介电层60、介电层46以及介电层44。换句话说，在一些实施例中，互连结构CS可于第一方向D1上贯穿栅极介电层60的第一部分60A。
半导体基底10可包括硅基底、硅锗半导体基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合的材料所形成的半导体基底。第一栅极G1与第二栅极G2可分别包括金属导电材料例如钨、铝、铜、铝化钛(titanium aluminide，TiAl)、钛、氮化钛(titanium nitride，TiN)、钽、氮化钽(tantalum nitride，TaN)、氧化铝钛(titaniumaluminum oxide，TiAlO)等或其他适合的导电材料。栅极介电层60可包括氧化硅、氮氧化硅、高介电常数(high dielectric constant，high-k)材料或其他适合的介电材料。上述的高介电常数材料可包括例如氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafniumsilicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconiumoxide，ZrO2)或其他适合的高介电常数材料。氧化物半导体层50A可包括氧化物半导体材料50，而氧化物半导体材料50可包括II-VI族化合物(例如氧化锌，ZnO)、II-VI族化合物掺杂碱土金属(例如氧化锌镁，ZnMgO)、II-VI族化合物掺杂IIIA族元素(例如氧化铟镓锌，IGZO)、II-VI族化合物掺杂VA族元素(例如氧化锡锑，SnSbO2)、II-VI族化合物掺杂VIA族元素(例如氧化硒化锌，ZnSeO)、II-VI族化合物掺杂过渡金属(例如氧化锌锆，ZnZrO)，或其他通过以上提及的元素总类混合搭配形成的具有半导体特性的氧化物，但并不以此为限。此外，氧化物半导体层50A可为由上述的氧化物半导体材料所构成的单层或多层结构，且其结晶状态也不受限制，例如可为非晶氧化铟镓锌(a-IGZO)、结晶氧化铟镓锌(c-IGZO)或沿C轴结晶的氧化铟镓锌(CAAC-IGZO)。
上述的介电层14、层间介电层16、介电层18、介电层22、介电层24、介电层26、介电层28、介电层30、介电层32、介电层34、介电层36、介电层38、介电层40、介电层42、介电层44、介电层46以及层间介电层80可分别包括氧化硅、氮化硅、氮碳化硅、氟硅玻璃(fluorosilicate glass，FSG)或其他适合的介电材料。此外，在一些实施例中，层间介电层16、介电层22、介电层26、介电层30、介电层34、介电层38、介电层42、介电层46以及层间介电层80可分别包括低介电常数(low dielectric constant，low-k)介电材料，例如苯并环丁烯(benzocyclclobutene，BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilesquioxane)、硅氧碳氢化物(SiOC-H)、多孔性介电材料或其他适合的low-k介电材料。上述的接触结构20、互连结构CS中的各导电层以及连接插塞、连接插塞VC、第一源极/漏极电极SD1、第二源极/漏极电极SD2、第一栅极接触结构GC1以及第二栅极接触结构GC2可包括一低电阻材料以及一阻障层，但并不以此为限。上述的低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等，而上述的阻障层可包括氮化钛、氮化钽或其他适合的导电性阻障材料，但并不以此为限。
请参阅图1至图13。图3至图13所绘示为本发明第一实施例的半导体装置的制作方法示意图，而图1可被视为绘示了图13之后的状况示意图。如图1与图2所示，半导体装置101的制作方法可包括下列步骤。在介电结构DS之内形成第一源极/漏极电极SD1。在垂直方向(例如第一方向D1)上，在第一源极/漏极电极SD1上形成氧化物半导体层50A。在介电结构DS上形成栅极介电层60。栅极介电层60可于水平方向(例如第二方向D2)上围绕氧化物半导体层50A，且栅极介电层60包括第一部分60A与第二部分60B。第一部分60A沿第二方向D2延伸，而第二部分60B设置于第一部分60A上且沿第一方向D1延伸。然后，在栅极介电层60的第一部分60A上形成第一栅极G1，并于第一方向D1上，在氧化物半导体层50A上形成第二源极/漏极电极SD2。
进一步说明，在一些实施例中，半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图3所示，可于半导体基底10上形成介电层14、层间介电层16、介电结构DS、接触结构20、导电层M1至导电层M6、连接插塞V1至连接插塞V5、连接插塞VC以及第一源极/漏极电极SD1。在一些实施例中，连接插塞VC与连接插塞V5可由相同材料或/及相同制作工艺一并形成，而第一源极/漏极电极SD1与导电层M6可由相同材料或/及相同制作工艺一并形成，由此达到制作工艺减化的效果。第一源极/漏极电极SD1与导电层M6形成之后，可于介电结构DS以及第一源极/漏极电极SD1上形成介电层44，并于介电层44上形成介电层46再于介电层46上形成介电层48。在一些实施例中，介电层48的材料可与介电层44的材料相似，而介电层46的材料或/及厚度可视设计需要不同于介电层44与介电层48的材料或/及厚度，由此搭配后续其他制作工艺的进行，但并不以此为限。举例来说，介电层44与介电层48的材料可包括氮化硅而介电层46的材料可包括低介电常数介电材料，用以于后续的蚀刻制作工艺中提供需要的蚀刻选择比，而介电层46的厚度可大于介电层44与介电层48的厚度，由此可控制氧化物半导体层(图3未示)的侧壁经由对介电层48与介电层46蚀刻后所被暴露出的程度。
然后，如图3与图4所示，形成一开口OP，开口OP可于第一方向D1上贯穿介电层48、介电层46以及介电层44，且开口OP可暴露出第一源极/漏极电极SD1的一部分。之后，如图4与图5所示，形成氧化物半导体材料50，而氧化物半导体材料50可形成于介电层48上且填入开口OP中。在一些实施例中，氧化物半导体材料50可为单层或多层结构，且氧化物半导体材料50可将开口OP填满，但并不以此为限。接着，如图5与图6所示，可利用一平坦化制作工艺91将位于开口OP之外的氧化物半导体材料50移除而于开口中形成氧化物半导体层50A。平坦化制作工艺91可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。值得说明的是，本实施例的氧化物半导体层50A的制作方法并不以上述步骤为限而也可视设计需要使用其他方式形成氧化物半导体层50A(例如可未形成开口OP而直接对氧化物半导体材料50进行图案化制作工艺来形成氧化物半导体层50A)。
然后，如图6与图7所示，可利用一蚀刻制作工艺92对介电层48与介电层46进行蚀刻，用以移除介电层48以及移除介电层46的至少一部分，从而暴露出氧化物半导体层50A的侧壁SW1的至少一部分。值得说明的是，可经由蚀刻制作工艺92控制介电层46被蚀刻或/及被掘入(recessed)的程度以及氧化物半导体层50A的侧壁SW1被暴露出的程度，而在一些实施例中，可视设计需要将介电层46完全移除，故介电层44可当作蚀刻制作工艺92中的蚀刻停止层，而在此状况下的介电层44的材料组成较佳不同于介电层46以及介电层48的材料组成。然后，如图7与图8所示，可于氧化物半导体层50A以及介电层46上共形地(conformally)形成栅极介电层60，并于栅极介电层60上形成一栅极材料层70。栅极材料层70可包括金属导电材料例如钨、铝、铜、铝化钛、钛、氮化钛、钽、氮化钽、氧化铝钛等或其他适合的导电材料。在一些实施例中，可于形成栅极介电层60之前，移除介电层46的至少一部分，用以暴露出氧化物半导体层50A的侧壁SW1的至少一部分，而栅极介电层60的第二部分(例如图2中所示的第二部分60B)可形成于氧化物半导体层50A的侧壁SW1上。
之后，如图8与图9所示，可利用一平坦化制作工艺93移除部分的栅极材料层70以及栅极介电层60，用以暴露出氧化物半导体层50A的上表面TS1。平坦化制作工艺93可包括CMP制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。然后，如图9与图10所示，可利用一蚀刻制作工艺94对栅极材料层70进行掘入处理(recessing treatment)，由此避免于平坦化制作工艺93之后造成栅极材料层70与氧化物半导体层50A直接接触的情况，但并不以此为限。之后，如图10至图11所示，可利用一图案化制作工艺95对栅极材料层70进行图案化，由此形成第一栅极G1。图案化制作工艺95可包括光刻蚀刻制作工艺或其他适合的图案化方法。在一些实施例中，也可通过图案化制作工艺95对栅极材料层70进行图案化而于栅极介电层60的第一部分(例如图2中所示的第一部分60A)上形成上述的第二栅极G2，故第一栅极G1与第二栅极G2可通过对形成于栅极介电层60上的栅极材料层70进行图案化制作工艺95而一并形成，且第二栅极G2的材料组成可因此与第一栅极G1的材料组成相同，但并不以此为限。在一些实施例中，也可视设计需要用不同的材料或/及不同的制作工艺分别形成第一栅极G1与第二栅极G2。如图11与图12所示，在一些实施例中，栅极介电层60可于水平方向(例如图12中所示的第二方向D2、第三方向D3或/及其他与第一方向D1正交的方向)上围绕氧化物半导体层50A，而第一栅极G1与第二栅极G2可于第二方向D2上分别位于氧化物半导体层50A的相对两侧而彼此互相分离
然后，如图11与图13所示，可形成层间介电层80覆盖介电层46、栅极介电层60、第一栅极G1、第二栅极G2以及氧化物半导体层50A，并形成接触孔CH1、接触孔CH2、接触孔CH3以及接触孔CH4。接触孔CH1可于第一方向D1上贯穿导电层M6上的层间介电层80、栅极介电层60、介电层46以及介电层44，用以暴露出导电层M6的至少一部分。接触孔CH2可于第一方向D1上贯穿氧化物半导体层50A上的层间介电层80，用以暴露出氧化物半导体层50A的至少一部分。接触孔CH3可于第一方向D1上贯穿第一栅极G1上的层间介电层80，用以暴露出第一栅极G1的至少一部分。接触孔CH4可于第一方向D1上贯穿第二栅极G2上的层间介电层80，用以暴露出第二栅极G2的至少一部分。
之后，如图13与图1所示，接触孔CH1、接触孔CH2、接触孔CH3以及接触孔CH4中分别形成连接插塞V6、第二源极/漏极电极SD2、第一栅极接触结构GC1以及第二栅极接触结构GC2，并于连接插塞V6、第二源极/漏极电极SD2、第一栅极接触结构GC1以及第二栅极接触结构GC2上分别形成导电层M7的第一部分P1、第二部分P2、第三部分P3以及第四部分P4。在一些实施例中，导电层M7的第一部分P1、第二部分P2、第三部分P3以及第四部分P4与连接插塞V6、第二源极/漏极电极SD2、第一栅极接触结构GC1以及第二栅极接触结构GC2可由同一制作工艺一并形成，由此达到制作工艺简化或/及自对准(self-aligned)效果。
通过上述的制作方法，可利用形成互连结构CS的部分制作工艺来形成第一源极/漏极电极SD1以及第二源极/漏极电极SD2，由此减少所需光掩模的数量，从而达到降低制造成本或/及制作工艺简化的效果。举例来说，形成由氧化物半导体层50A、第一源极/漏极电极SD1、第二源极/漏极电极SD2、栅极介电层60、第一栅极G1以及第二栅极G2所构成的双栅极晶体管可仅需要额外的两个光掩模(例如用于上述图4中形成开口OP的制作工艺中的光掩模以及用于上述图11中的图案化制作工艺95中的光掩模)，故可相对地降低为了于后段(back end of line，BEOL)制作工艺中形成氧化物半导体晶体管所造成的成本增加。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图14。图14所绘示为本发明第二实施例的半导体装置102的示意图。如图14所示，在半导体装置102中，氧化物半导体层50A可包括一第一层51与一第二层52，且第二层52设置于第一层51上。换句话说，用以形成氧化物半导体层50A的氧化物半导体材料50可为具有第一层51以及第二层52的多层结构。在一些实施例中，第一层51的一部分可于第一方向D1上设置于第二层52与第一源极/漏极电极SD1之间，且第一层51的另一部分可在第二方向D2上设置于该第二层52与栅极介电层60之间。在一些实施例中，由于形成氧化物半导体层50A的方式可包括如上述图4至图6所述的方法，且第一层51可于第二层52之前先共形地形成于上述图5中的开口OP中，故第一层51于氧化物半导体层50A的剖面中可具有一U型结构围绕第二层52，但并不以此为限。此外，在一些实施例中，第一层51的材料组成可不同于第二层52的材料组成，例如可通过调整第一层51与第二层52中的材料组成、成分比例(例如各元素的原子百分比)或/及形成的结晶状态等差异使得第一层51的电子迁移率(electronmobility)高于第二层52的电子迁移率，进而提升晶体管的导通电流(on-current)，但并不以此为限。在一些实施例中，也可视其他设计需要调整氧化物半导体层50A中的第一层51与第二层52的材料组成、成分比例、结晶状态或/及其他特性。值得说明的是，本实施例中氧化物半导体层50A的多层结构设计也可视需要应用于本发明的其他实施例中。
请参阅图15。图15所绘示为本发明第三实施例的半导体装置103的示意图。如图15所示，在半导体装置103中，第一栅极G1的上表面TS4与栅极介电层60的第二部分60B的上表面TS2可大体上共平面，由此增加第一栅极G1于第二方向D2上与栅极介电层60的第二部分60B以及氧化物半导体层50A的重叠区域面积，进而可提升晶体管的相关电性表现，但并不以此为限。在一些实施例中，氧化物半导体层50A的上表面TS1、栅极介电层60的第二部分60B的上表面TS2、第一栅极G1的上表面TS4以及第二栅极G2的上表面TS5可大体上共平面。在一些实施例中，半导体装置103的制作方法可与上述第一实施例的半导体装置的制作方法相似，且可省略如上述图10中所示的蚀刻制作工艺94。
请参阅图16。图16所绘示为本发明第四实施例的半导体装置104的示意图。如图16所示，在半导体装置104中，第一栅极G1可于水平方向(例如图16中所示的第二方向D2以及其他与第一方向D1正交的方向)上围绕氧化物半导体层50A以及栅极介电层60的第二部分60B，故由氧化物半导体层50A、第一源极/漏极电极SD1、第二源极/漏极电极SD2、栅极介电层60以及第一栅极G1所形成的晶体管可被视为一垂直式环绕栅极(surrounding gate)晶体管，但并不以此为限。
请参阅图17。图17所绘示为本发明第五实施例的半导体装置105的示意图。如图17所示，在半导体装置105中，第一栅极G1与第二栅极G2可共形地形成于栅极介电层60的第一部分60A的上表面TS3上以及栅极介电层60的第二部分60B的侧壁SW2上。举例来说，第一栅极G1可包括相连的一第一部分GS11与一第二部分GS12，第二栅极G2可包括相连的一第一部分GS21与一第二部分GS22，第一部分GS11与第一部分GS21可分别沿水平方向(例如第二方向D2)延伸，而第二部分GS12与第二部分GS22可分别沿第一方向D1延伸。第一部分GS11的上表面TS6可于第一方向D1上低于第二部分GS12的上表面TS8，第一部分GS21的上表面TS7可于第一方向D1上低于第二部分GS22的上表面TS9，而第二部分GS12的上表面TS8、第二部分GS22的上表面TS9、栅极介电层60的第二部分60B的上表面TS2以及氧化物半导体层50A的上表面TS1可大体上共平面。在一些实施例中，上述的上表面TS6、上表面TS7、上表面TS8以及上表面TS9可分别为对应部件于第一方向D1上的最上表面。此外，本实施例的第一栅极G1与第二栅极G2的结构设计也可视需要应用于本发明的其他实施例中。
综上所述，在本发明的半导体装置以及其制作方法中，可利用于氧化物半导体层在垂直方向上的相对两侧设置源极/漏极电极，由此形成垂直式晶体管结构。此外，可利用形成互连结构的部分制作工艺来形成在垂直方向上相对设置的两个源极/漏极电极，由此减少所需光掩模的数量，从而达到降低制造成本或/及制作工艺简化的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
介电结构；
第一源极/漏极电极，设置于该介电结构之内；
氧化物半导体层，在一垂直方向上设置于该第一源极/漏极电极上；
第二源极/漏极电极，在该垂直方向上设置于该氧化物半导体层上；
栅极介电层，设置于该介电结构上且于一水平方向上围绕该氧化物半导体层，其中该栅极介电层包括：
第一部分，沿该水平方向延伸；以及
第二部分，设置于该第一部分上且沿该垂直方向延伸；以及
第一栅极，设置于该栅极介电层的该第一部分上。
2.如权利要求1所述的半导体装置，其中该栅极介电层的该第二部分的一部分于该水平方向上设置于该第一栅极与该氧化物半导体层之间，且该栅极介电层的该第一部分的一部分于该垂直方向上设置于该第一栅极与该介电结构之间。
3.如权利要求1所述的半导体装置，其中该栅极介电层的该第二部分的上表面于该垂直方向上高于该栅极介电层的该第一部分的上表面。
4.如权利要求1所述的半导体装置，其中该第一栅极设置于该栅极介电层的该第一部分的上表面上，且该第一栅极的上表面于该垂直方向上低于该栅极介电层的该第二部分的上表面。
5.如权利要求1所述的半导体装置，其中该第一栅极设置于该栅极介电层的该第一部分的一上表面上，且该第一栅极的上表面与该栅极介电层的该第二部分的上表面共平面。
6.如权利要求1所述的半导体装置，还包括：
第二栅极，设置于该栅极介电层的该第一部分上，其中该第一栅极与该第二栅极设置于该氧化物半导体层的相对两侧，且该第一栅极与该第二栅极互相分离。
7.如权利要求6所述的半导体装置，其中该栅极介电层的该第二部分的一部分于该水平方向上设置于该第一栅极与该氧化物半导体层之间，且该栅极介电层的该第二部分的另一部分于该水平方向上设置于该第二栅极与该氧化物半导体层之间。
8.如权利要求6所述的半导体装置，其中该栅极介电层的该第一部分的一部分于该垂直方向上设置于该第一栅极与该介电结构之间，且该栅极介电层的该第一部分的另一部分于该垂直方向上设置于该第二栅极与该介电结构之间。
9.如权利要求1所述的半导体装置，还包括：
介电层，设置于该介电结构以及该第一源极/漏极电极上，其中该介电层于该垂直方向上设置于该介电结构与该栅极介电层之间，且该氧化物半导体层于该垂直方向上贯穿该介电层。
10.如权利要求1所述的半导体装置，还包括：
半导体基底，其中该介电结构设置于该半导体基底上；以及
互连结构，其中该互连结构的至少一部分设置于该介电结构之内，且该第一源极/漏极电极与该互连结构电连接。
11.如权利要求10所述的半导体装置，其中该互连结构于该垂直方向上贯穿该栅极介电层的该第一部分。
12.如权利要求1所述的半导体装置，其中该氧化物半导体层包括：
第一层；以及
第二层，设置于该第一层上，其中该第一层的一部分于该垂直方向上设置于该第二层与该第一源极/漏极电极之间，且该第一层的另一部分在该水平方向上设置于该第二层与该栅极介电层之间。
13.如权利要求12所述的半导体装置，其中该第一层的材料组成不同于该第二层的材料组成。
14.如权利要求12所述的半导体装置，其中该第一层于该氧化物半导体层的剖面中具有U型结构。
15.如权利要求1所述的半导体装置，其中该第一栅极于该水平方向上围绕该氧化物半导体层以及该栅极介电层。
16.一种半导体装置的制作方法，包括：
在一介电结构之内形成第一源极/漏极电极；
在一垂直方向上，在该第一源极/漏极电极上形成一氧化物半导体层；
在该介电结构上形成栅极介电层，其中该栅极介电层于一水平方向上围绕该氧化物半导体层，且该栅极介电层包括：
第一部分，沿该水平方向延伸；以及
第二部分，设置于该第一部分上且沿该垂直方向延伸；
在该栅极介电层的该第一部分上形成第一栅极；以及
在该垂直方向上，在该氧化物半导体层上形成第二源极/漏极电极。
17.如权利要求16所述的半导体装置的制作方法，其中形成该氧化物半导体层的方法包括：
在该介电结构以及该第一源极/漏极电极上形成第一介电层；
在该第一介电层上形成第二介电层；
形成开口，该开口于该垂直方向上贯穿该第二介电层与该第一介电层，且该开口暴露出该第一源极/漏极电极的一部分；以及
在该开口中形成该氧化物半导体层。
18.如权利要求17所述的半导体装置的制作方法，其中形成该氧化物半导体层的该方法还包括：
在形成该栅极介电层之前，移除该第二介电层的至少一部分，用以暴露出该氧化物半导体层的一侧壁，其中该栅极介电层的该第二部分形成于该氧化物半导体层的该侧壁上。
19.如权利要求16所述的半导体装置的制作方法，还包括：
在该栅极介电层的该第一部分上形成第二栅极，其中该第一栅极与该第二栅极设置于该氧化物半导体层的相对两侧，且该第一栅极与该第二栅极互相分离。
20.如权利要求19所述的半导体装置的制作方法，其中该第一栅极与该第二栅极是通过对形成于该栅极介电层上的栅极材料层进行图案化制作工艺而一并形成。
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