JP2014524672A - 縦型トランジスタ素子、縦型トランジスタ素子のアレイを含む半導体素子構造体、および製造方法 - Google Patents

縦型トランジスタ素子、縦型トランジスタ素子のアレイを含む半導体素子構造体、および製造方法 Download PDF

Info

Publication number
JP2014524672A
JP2014524672A JP2014527242A JP2014527242A JP2014524672A JP 2014524672 A JP2014524672 A JP 2014524672A JP 2014527242 A JP2014527242 A JP 2014527242A JP 2014527242 A JP2014527242 A JP 2014527242A JP 2014524672 A JP2014524672 A JP 2014524672A
Authority
JP
Japan
Prior art keywords
gate
insulator
mesa
mesas
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014527242A
Other languages
English (en)
Other versions
JP5883508B2 (ja
Inventor
エス． サンデュ，ガーテ
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2014524672A publication Critical patent/JP2014524672A/ja
Application granted granted Critical
Publication of JP5883508B2 publication Critical patent/JP5883508B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導体素子構造体が開示される。本半導体素子構造体は、基板上に延在するメサを含む。メサは、メサの第１の側面と第２の側面との間にチャネル領域を有する。第１のゲートは、メサの第１の側面上にあり、第１のゲートは、第１のゲート絶縁体と、第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体とを備える。ゲート導体は、１つまたは複数の単層中にグラフェンを含んでもよい。また、半導体素子構造体を製造するための方法と、開示される構造体を有する半導体素子を含む、縦型トランジスタ素子のアレイと、縦型トランジスタ素子のアレイを製造するための方法とが開示される。
【選択図】図１

Description

＜優先権の主張＞
本出願は、２０１１年８月２３日に出願された米国特許出願第１３／２１５，９６８号、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅｓ Ｉｎｃｌｕｄｉｎｇ Ｖｅｒｔｉｃａｌ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅｓ，Ａｒｒａｙｓ ｏｆ Ｖｅｒｔｉｃａｌ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅｓ，ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」の出願日の利益を主張する。
本発明は、様々な実施形態において、一般に、集積回路設計および製造の分野に関する。より具体的には、本開示は、縦向きトランジスタおよびそのトランジスタを製造するための方法に関する。
トランジスタ等の半導体素子を基板上に製造することは、その素子のフットプリントによる基板のある表面区域の占有を必然的にもたらす。多くの場合、所与の基板の利用可能な表面区域は限られており、基板の使用を最大にすることは、基板上に製造される素子の密度を最大にすることを必要とする。トランジスタ等の素子の構成要素の寸法を最小にすることは、素子の全フットプリントを最小にすることと、素子密度の最大化とを含む。これは、所与の基板上でのより多くの素子の形成を含む。
トランジスタは、多くの場合、基板の一次面上に構築される。一次面は、一般的に、基板の最上部の外面である。基板の一次面は、水平面および方向を画定するものと見なされる。
電界効果トランジスタ（「ＦＥＴ」）構造体は、一対のソース／ドレイン領域間のチャネル領域とゲートとを含み、ゲートはチャネル領域を通してソース／ドレイン領域を互いに電気的に接続するように構成され、基板の一次面に対するチャネル領域の向きに基づいて、２つの広いカテゴリーに分けられ得る。基板上の一次面に本来は平行であるチャネル領域を有するトランジスタ構造体は、平面ＦＥＴ構造体と呼ばれ、基板の一次面に対して概ね垂直であるチャネル領域を有するものは、縦型ＦＥＴ（「ＶＦＥＴ」）トランジスタ構造体と呼ばれる。トランジスタ素子のソース領域とドレイン領域との間の電流の流れは、チャネル領域を経由して生じるため、平面ＦＥＴ素子は、電流の流れの方向ならびにチャネル領域の一般的向きの両方に基づいて、ＶＦＥＴ素子と区別され得る。ＶＦＥＴ素子は、素子のソース領域とドレイン領域との間の電流の流れが基板の一次面に対して本来は実質的に直角である、素子である。平面ＦＥＴ素子は、ソース領域とドレイン領域との間の電流の流れが基板の一次面に対して本来は平行である、素子である。
ＶＦＥＴ素子は、下にある基板から上方に延在する、当技術分野においていわゆる「フィン」とも呼ばれる、縦型のいわゆる「メサ」を含む。このメサは、トランジスタ本体の一部を形成する。一般的に、ソース領域およびドレイン領域は、メサの端部に位置付けられるが、一方で１つまたは複数のゲートは、メサまたはフィンの１つまたは複数の表面上に位置付けられる。起動時に、電流は、メサ内のチャネル領域を経由して流れる。
一般的に、ＶＦＥＴは、平面ＦＥＴよりも薄い幅（すなわち、基板の一次面によって画定される水平面に平行な平面での寸法で）である。ゆえに、縦型トランジスタは、増加した素子パッキング密度を収容しやすく、かつ交点メモリアレイへの組み込みも行いやすい。そのようなアレイにおいて、複数のＶＦＥＴは、積層された行および列で順序付けられる。しかし、この配列を用いても、パッキング密度は、ゲートおよびチャネル構成要素を含む、縦型トランジスタの構成要素の最低限の寸法によって少なくとも部分的に限定される。
トランジスタ構成要素の寸法をスケーリングまたはさもなくば低減することは、従来の半導体製造技術の限界、製造において使用される材料の物理的限界、および作動可能な素子を製造するために必要とされる最低限の特性に少なくとも部分的に依存する。例えば、低い電気抵抗の必要な水準を得るための特性を有する典型的ゲート金属を形成するためには、一般的に、５ナノメートルを超えるゲート厚が必要とされる。サラウンドゲートを有するＶＦＥＴ素子において５ｎｍ厚のゲート金属を使用すると、素子の全体幅は、ゲート材料の幅の２倍を考慮しなければならない。ゆえに、典型的ＶＦＥＴサラウンドゲートは、少なくとも１０ナノメートルのゲート導体によって使い切られるＶＦＥＴ素子の幅を有するであろう。
縦型トランジスタ素子を含む半導体素子構造体は、基板上に延在するメサを備え、メサの第１の側面上の第１のゲートが開示される。メサは、メサの第１の側面と第２の側面との間にチャネル領域を備える。第１のゲートは、第１のゲート絶縁体と、第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体と、を備える。
半導体素子構造体を製造するための方法も開示される。本方法は、基板上に複数の金属シードを形成することと、複数の金属シードのそれぞれの上に導体材料を形成して、複数のゲート導体を形成することと、複数のゲート導体のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体を形成することと、第１のトレンチをチャネル材料で充填して、チャネル領域を形成することと、を含む。複数のゲート絶縁体の第１のゲート絶縁体は、第１のトレンチによって複数のゲート絶縁体の第２のゲート絶縁体から分離される。
縦型トランジスタ素子のアレイが開示される。アレイは、基板上に延在する第１の複数のメサと、絶縁体材料の第１の複数の区分と、第１の複数のメサの第１の側面に沿う第１のゲート絶縁体と、第１のゲート絶縁体に沿う第１のゲート導体であって、グラフェンを含む第１のゲート導体と、を備える。第１の複数のメサのそれぞれのメサは、第１の側面と、第１の側面に対向する第２の側面とを有し、第１の側面は互いに整列され、第２の側面は互いに整列される。絶縁体材料のそれぞれの区分は、第１の複数のメサ内のメサのうちの１つを別のメサから分離する。
縦型トランジスタ素子のアレイを製造するための方法も開示される。本方法は、基板上に複数の金属シードを形成することと、複数の金属シードのそれぞれの上に導体材料を形成して、複数のゲート導体を形成することと、複数のゲート導体のそれぞれの上に第１の絶縁体材料を形成して、複数のゲート絶縁体を形成することと、第１のトレンチを第２の絶縁体材料で充填することと、第２の絶縁体材料の区分を除去して、基板の下にある区分を露出させ、複数の空洞を画定することと、複数の空洞をチャネル材料で充填して、第１のゲート絶縁体によって第１の側面上で縁取られ、かつ第２のゲート絶縁体によって第２の側面上で縁取られるチャネル領域を形成することと、を含む。複数のゲート絶縁体の第１のゲート絶縁体は、第１のトレンチによって複数のゲート絶縁体の第２のゲート絶縁体から分離される。
本開示の実施形態の縦型電界効果トランジスタの断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。 本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
半導体素子構造体、縦型トランジスタ素子のアレイ、およびそのような構造体または素子を製造するための方法が開示される。縦型トランジスタ素子およびＶＦＥＴのアレイは、全て薄いゲート導体を含み、交点メモリアレイを含む高素子密度集積回路設計において、本ＶＦＥＴ構造体および方法を利用可能にする。
本明細書で使用されるように、用語「基板」は、縦型電界効果トランジスタ等の材料が形成される、ベース材料または構造物を意味し、これらを含む。基板は、半導体基板、支持構造体上のベース半導体層、金属電極、またはその上に形成された１つまたは複数の層、構造体、または領域を有する半導体基板であってもよい。基板は、半導体性材料の層を備える従来のシリコン基板または他のバルク基板であってもよい。本明細書で使用されるように、用語「バルク基板」は、シリコンウェハのみならず、サファイア上シリコン（「ＳＯＳ」）基板もしくはガラス上シリコン（「ＳＯＧ」）基板等の絶縁体上シリコン（「ＳＯＩ」）基板、ベース半導体下地上のシリコンエピタキシャル層、またはシリコン―ゲルマニウム（Ｓｉ１―ｘＧｅｘ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、もしくは燐化インジウム（ＩｎＰ）等の他の半導体または光電子材料を意味し、これらを含む。更に、以下の説明において「ウェハ」または「基板」の参照がなされるとき、その前の処理ステップは、ベース半導体構造体または下地に領域または接合を形成するために利用された場合がある。
本明細書で使用されるように、用語「グラフェン」は、共有結合によって互いに接続される複数の炭素原子を有する多環式芳香族分子を意味し、これらを含む。複数の炭素原子は、複数の６員環を形成する場合があり、これは標準的反復単位として機能し、５員環および／または７員環を更に含んでもよい。グラフェンは、炭素原子が共有結合され、ｓｐ２混成を有する、６員環の１原子の厚さの材料であってもよい。グラフェンは、グラフェンの単層を含んでもよい。あるいは、グラフェンは、互いに積層されたグラフェンの複数の単層を含んでもよい。この点については、グラフェンは、約５ナノメートルの最大厚さを有してもよい。グラフェンの複数の単層が使用される場合、グラフェンは、半導体素子構造体内のゲートとして使用されてもよい。１原子の厚さの材料が使用される場合、グラフェンは、切り替え可能な材料として使用されてもよい。
本明細書で使用されるように、一方で用語「第１の」、「第２の、「第３の」等が様々な要素、構成要素、領域、層、および／または区分を記載し得るが、これらのいずれも、これらの用語によって限定されない。これらの用語は、１つの要素、構成要素、領域、材料、層、または区分を、別の要素、構成要素、領域、材料、層、または区分と区別するためにのみ使用される。したがって、以下で論じられる「第１の要素」、「第１の構成要素」、「第１の領域」、「第１の材料」、「第１の層」、または「第１の区分」は、本明細書における教示を逸脱することなく、第２の要素、第２の構成要素、第２の領域、第２の材料、第２の層、または第２の区分と名付けられ得るであろう。
本明細書で使用されるように、「下」、「下の方」、「下部」、「底部」、「上」、「上部」、「上面」、「正面」、「背面」、「左」、「右」等の空間的に相対的な用語は、図に例示される別の要素（複数可）または特徴（複数可）に対する１つの要素または特徴の関係を説明するための記載の容易さのために使用され得る。別途指定されない限り、空間的に相対的な用語は、図において図示される向きに加えて、使用または作動中の素子の異なる向きを含むことを意図される。例えば、図の素子が回転されるとき、他の要素または特徴の「下の方」もしくは「下」もしくは「真下」または「底部に」として記載される要素は、他の要素または特徴の「上」または「上面に」方向付けられるであろう。したがって、用語「下の方」は、用語が使用される文脈に応じて上および下の方の両方の向きを含み得、これは、当業者には明らかであろう。素子は、別途、方向付けられ（９０°または他の向きに回転）、本明細書で使用される空間的に相対的な記述語は、それに応じて解釈されてもよい。
本明細書で使用されるように、要素を別の要素「上」にあるものとして言及することは、他の要素の直接上面にあり、これに隣接し、この下にあり、またはこれに直接接触する要素を意味し、これらを含む。それは、他の要素の直接上面にあり、これに隣接し、この下にあり、またはこの付近にあり、他の要素がその間に存在する、要素も含む。対照的に、要素が別の要素「上に直接」あるものとして言及されるとき、介在する要素は存在しない。
本明細書で使用されるように、用語「備える」、「備えている」、「含む」、および／または「含んでいる」は、記述される特徴、領域、完全体、ステップ、操作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、領域、完全体、ステップ、操作、要素、構成要素、および／またはそれらの群の存在または追加を除外しない。
本明細書で使用されるように「および／または」は、１つまたは複数の関連付けられた列挙物品のあらゆる全ての組み合わせを含む。
本明細書で使用されるように、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別途、明瞭に示さない限り、複数形も同様に含むことを意図される。
本明細書で提示される例示は、任意の特定の構成要素、構造体、素子、またはシステムの実際の図であることを意味されるのではなく、本開示の実施形態を説明するために使用される単に理念化された表現である。
例示的な実施形態は、理念化された実施形態の概略的例示である断面の例示を参照して、本明細書で説明される。したがって、例えば、製造技術および／または公差の、結果としての例示の形状からの変形形態が予期される。したがって、本明細書に記載される実施形態は、例示される特定の形状または領域に限定されるものとして解釈されるべきではなく、例えば、製造から生じる形状における偏差を含むものである。例えば、ボックス形状として例示または記載される領域は、典型的に、粗いおよび／または非線形の特徴を有してもよい。更に、例示される鋭角は、丸くされてもよい。したがって、図に例示される領域は、性質上概略的であり、形状は、領域の精密な形状を例示することを意図されず、本特許請求の範囲を限定することを意図されない。
以下の説明は、開示される素子および方法の実施形態の完全な説明を提供するために、材料の種類、材料の厚さ、および処理条件等の具体的詳細を提供する。しかし、当業者は、本素子および方法の実施形態がこれらの具体的詳細を利用せずに実行され得ることを理解するであろう。実際には、本素子および方法の実施形態は、産業で使用される従来の半導体製造技術と共に実行されてもよい。
本明細書に記載される製造処理は、半導体素子構造体を処理するための完全な処理の流れを形成しない。残余の処理の流れは当業者には既知である。したがって、本素子および方法の実施形態を理解するために必要な本方法および半導体素子構造体のみが本明細書に記載される。
文脈が別途示さない限り、本明細書に記載される材料は、回転塗布、ブランケット式ナイフ塗布、化学蒸着（「ＣＶＤ」）、原子層蒸着（「ＡＬＤ」）、プラズマ強化ＡＬＤ、および物理蒸着（「ＰＶＤ」）を含むが、これらに限定されない任意の好適な技術によって形成されてもよい。あるいは、材料はインサイチュで成長されてもよい。形成される具体的材料に応じて、材料を蒸着または成長させるための技術は、当業者によって選択されてもよい。
文脈が別途示さない限り、本明細書に記載される材料の除去は、エッチング、研磨平坦化、または他の既知の材料除去方法を含むが、これらに限定されない任意の好適な技術によって達成されてもよい。
ここで図面が参照され、同一の番号は、最後まで同一の構成要素を指す。図面は、必ずしも縮尺するように描画されない。
図１は、本開示の構造体を有するＶＦＥＴ１００半導体素子の概略の断面、正面、および上面斜視図である。ＶＦＥＴ１００は、メサ１２０の底部側面１２５が基板５０の水平方向に平面の上部面に存在するように、基板５０上に延在するメサ１２０を含む。メサ１２０は、基板５０に垂直な方向で基板５０上に延在する。メサ１２０は、第１の側面１２１と、第１の側面１２１に対向し、かつ実質的に平行である第２の側面１２２とを有する。チャネル領域１３０は、第１の側面１２１と第２の側面１２２との間のメサ１２０を通る。使用および作動中に、チャネル領域１３０は、電流がソース領域（図示せず）とドレイン領域（図示せず）との間に流れるように構成される。メサ１２０の上面１２６は、電極（図示せず）またはインターコネクト（図示せず）と作動可能に連通してもよい。
第１のゲート１４０は、メサ１２０の第１の側面１２１に設けられる。第１のゲート１４０は、チャネル領域１３０内の電流の流れを制御するように作動する。第２のゲート１４０は、メサ１２０の第２の側面１２２にも同様に設けられ、第２のゲート１４０は、第１のゲート１４０と共に、メサ１２０のチャネル領域１３０内の電流の流れを制御するように作動してもよい。
それぞれのゲート１４０は、ゲート絶縁体１６０および被覆ゲート導体１５０を含む。ゲート絶縁体１６０は、メサ１２０の第１および／または第２の側面１２１、１２２上に直接設けられてもよい。ゲート導体１５０は、ゲート絶縁体１６０上に直接設けられてもよく、メサ１２０の縦側面を囲繞してもよく、すなわち、第１の側面１２１、第２の側面１２２、第３の側面１２３、およびメサ１２０の第４の側面１２４を囲繞してもよい。そのような実施形態において、第３の側面１２３および第４の側面１２４は、互いに対向し、かつ平行であり、第１の側面１２１および第２の側面１２２に対して垂直に配列されてもよい。
本ＶＦＥＴ１００構造体の他の実施形態において、ゲート１４０は、メサ１２０の第１の側面１２１上にのみ設けられる。なお他の実施形態において、ゲート１４０は、第３の側面１２３または第４の側面１２４上ではなく、メサ１２０の第１の側面１２１および第２の側面１２２のみに設けられる。
図１に図示される本ＶＦＥＴ１００構造体の実施形態によれば、側壁ゲート構造体１４０のゲート導体１５０は、実質的に、ゲート絶縁体１６０の外面全体を被覆する（すなわち、メサ１２０に近位であるゲート絶縁体１６０の表面に対向し、かつ実質的に平行である、ゲート絶縁体１６０の表面）。ＶＦＥＴ１００構造体の他の実施形態において、ゲート１４０のゲート導体１５０は、ゲート絶縁体１６０の外面の一部のみを被覆する。いくつかのそのような実施形態において、ゲート導体１５０は、リングゲート導体として構造化される。
本ＶＦＥＴ１００のゲート導体１５０は、約５ナノメートル以下のゲート導体の厚さＧ（すなわち、そのようなゲート導体１５０が三次元ボックス形状を有するものと解釈されるとき、ゲート導体１５０の最も短い側面の寸法）を画定する、ゲート導体である。ゆえに、一対のゲート１４０を有する図示されるＶＦＥＴ１００によれば、ゲート導体１５０の厚さは、１つの形成されたＶＦＥＴセル（図１１および図２１）の全体幅Ｃに、ゲート導体１５０の厚さＧの２倍を提供する。ゲート導体１５０の厚さＧは、ゲート絶縁体１６０の厚さＩより小さくてもよく、これは、そのようなゲート絶縁体１６０が三次元ボックス形状を有するものとして解釈されるとき、ゲート絶縁体１６０の最も短い側面の寸法によって画定される。
ゲート導体１５０はグラフェンから形成されてもよく、またはゲート導体１５０の少なくとも一部がグラフェンを含んでもよい。グラフェンは高い電気導電性を示し、単一原子の本体厚さを有する。ゆえに、グラフェンは高速電子素子のための大きな潜在的可能性を有する。一般的に、グラフェンは、グラフェンシートの炭素原子が六角リングの拡張アレイ内で互いに接続されるように、蜂の巣格子に密集して充填されるｓｐ２結合された炭素原子の１原子の厚さの平面シートである。個々のグラフェンシートは積層されてもよい。ゆえに、ゲート導体１５０は複数のグラフェン層を含んでもよい。グラフェンの複数の単層が使用されるとき、グラフェンはゲート導体１５０として使用されてもよい。１原子の厚さの材料が使用されるとき、グラフェンは、半導体素子において切り替え可能な材料として使用されてもよい。
図２〜１１は、ＶＦＥＴ１００素子等の半導体素子を製造し、ならびに縦型トランジスタ素子１００のアレイ３００（図１０）を製造するための本方法の実施形態に従う、複数の縦型トランジスタの処理の様々な段階を図示する。図２を特に参照すると、本方法は、基板５０上に複数の金属シード１１０を形成することを含む。金属シード１１０は、互いに離間配置され、平行に配列される。金属シード１１０は、あるピッチで形成されてもよい。それぞれの金属シード１１０は、第１の側面１１１と、第２の側面１１２と、底部側面１１５と、上面１１６とを含む。図２の図示によれば、金属シード１１０は、それぞれの金属シード１１０の底部側面１１５が基板５０に隣接し、それぞれの金属シード１１０の上面１１６が底部側面１１５に対向し、基板５０から上方へ向けられるように、位置付けられる。１つの金属シード１１０の第１の側面１１１は、近接の金属シード１１０の第２の側面１１２に対向し、かつ平行して位置付けられる。金属シード１１０は、それぞれの金属シード１１０が、第１の距離に等しい幅Ｍを有するトレンチによってそれぞれの隣接し、かつ平行な金属シード１１０から離間配置されるように、互いに均一に離間配置され、平行に配列されてもよい。他の実施形態において、金属シード１１０は、１つの金属シード１１０が、第２の隣接する金属シード１１０から離間配置されるよりも先で、第１の隣接する金属シード１１０から離間配置されるように、互いに不均一に離間配置されてもよい。なお他の実施形態において、金属シード１１０は、１つの金属シード１１０が、第２の端部の近接の金属シード１１０から離間配置されるよりも先で、第１の端部の近接の金属シード１１０から離間配置されるように、不均一に離間配置されてもよい。
金属シード１１０の材料は、その上にグラフェンのゲート導体等のゲート導体１５０を形成するためのいずれの導電性金属であってもよい。例えば、限定しないが、銅、ニッケル、イリジウム、ルテニウム、これらの組み合わせ、ならびにこれらの金属のいずれかまたは全てを含有する固体混合物が、金属シード１１０の材料として使用されてもよい。より具体的な例としては、金属シード１１０は、多結晶銅等の銅から形成されてもよい。
図３を参照すると、ＶＦＥＴ素子１００等の半導体素子またはＶＦＥＴアレイ３００を製造するための方法は、複数の金属シード１１０のそれぞれの上に導体材料を形成して、金属シード１１０の第１の側面１１１および第２の側面１１２のそれぞれを整列するゲート導体側壁を含む、ゲート導体１５０を形成することを更に含む。導体材料は、金属シード１１０の第１の側面１１１、第２の側面１１２、および上面１１６に渡って共形に形成されてもよい。ゲート導体１５０の導体材料は、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、または他の既知の方法を含むが、これらに限定されない任意の好適な技術によって形成されてもよい。基板５０の上部面を被覆する導体材料の一部は、存在する場合、従来の技術によって除去され、基板５０を露出させてもよい。
ゲート導体１５０の導体材料はグラフェンで形成されてもよい。グラフェンを形成する様々な方法は既知である。２００６年７月４日にＪａｎｇらに発行された米国特許第７，０７１，２５８号、２００６年３月２１日にＤｅＨｅｅｒらに発行された米国特許第７，０１５，１４２号、２００５年３月２２日にＫｉｓｈｉらに発行された米国特許第６，８６９，５８１号、２０１１年５月２６日に公開されたＳｈｉｎらの米国特許出願公開第２０１１／０１２３７７６号、および２００６年５月１１日に公開されたＤｅＨｅｅｒらの米国特許出願公開第２００６／００９９７５０号は、グラフェンを形成する様々な方法を記載する。いずれのそのような好適な技術も、金属シード１１０上にグラフェンからゲート導体１５０を形成するために使用されてもよい。例えば、限定しないが、いくつかの実施形態において、グラフェンは、ＡＬＤ、ＣＶＤ、または他の既知の方法を使用して形成されてもよい。
そのような実施形態において、グラフェンは、金属シード１１０の外面上に直接形成されてもよい。図３の図示によれば、導体材料は、複数の金属シード１１０のそれぞれの金属シード１１０の少なくとも第１の側面１１１、上面１１６、および第２の側面１１２を被覆してもよいが、基板５０の上部面を被覆しなくてもよい。どのように形成されるかに関係なく、グラフェンから形成されたゲート導体１５０は、１原子のみの厚さを有する。あるいは、グラフェンから形成されたゲート導体１５０は、二重、三重、又は他の多層グラフェンを含んでもよい。
開示される方法の他の実施形態において、導体材料は、図示されるゲート導体１５０側壁および上壁を形成して、基板５０の上部面を被覆するように、形成されてもよい。その後、本半導体素子は、好適に処理され、フォトリソグラフィ、エッチング、または他の既知の方法を使用する等、基板５０を被覆する導体材料を除去し、少なくとも、金属シード１１０の間に位置付けられる基板５０の上部面上にではなく、金属シード１１０のそれぞれの第１の側面１１１および第２の側面１１２を被覆するゲート導体１５０側壁を生成してもよい。
図４を参照すると、本方法は、複数のゲート導体１５０側壁のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体１６０側壁を形成することを更に含む。本方法は、金属シード１１０のゲート導体１５０上壁または上面１１６上に絶縁体材料を形成することを更に含んでもよい。本方法は、金属シード１１０の間に位置付けられるゲート導体１５０底部壁上または金属シード１１０の間に位置付けられる露出された基板５０表面上に絶縁体材料を形成することを更に含んでもよい。絶縁体材料は、ゲート導体１５０側壁および上壁、ならびに残余の露出された基板５０表面に渡って共形に形成されてもよい。したがって、図４の図示によれば、絶縁体材料は、ゲート導体１５０側壁および上壁、ならびに残余の露出される基板５０表面のそれぞれの上に形成される。ゲート導体１５０側壁上に絶縁体材料を形成することは、ゲート導体１５０側壁上に絶縁体材料を形成する前に、ゲート導体１５０側壁上にシード材料を直接形成することを含んでもよい。したがって、形成されたゲート絶縁体１６０側壁は、シード材料および絶縁体材料の両方を含んでもよい。形成されるとき、複数のゲート絶縁体１６０側壁の第１のゲート絶縁体１６０側壁は、第１のトレンチ１７０によって、複数のゲート絶縁体１６０側壁の第２のゲート絶縁体１６０側壁から分離される。金属シード１１０が互いに平行して均一に離間配置され得るため、形成されたゲート絶縁体１６０側壁は、それぞれの第１のトレンチ１７０が第１のトレンチ幅Ｔを画定するように、互いに均一に離間配置されてもよい。第１のトレンチ幅Ｔは、金属シード１１０を分離する幅Ｍ（図２）の第１の距離より小さい。第１のトレンチ幅Ｔは、第１のゲート絶縁体１６０の絶縁体材料の厚さの２倍および第１のゲート導体１５０の導体材料の厚さの２倍だけ減少した幅Ｍに等しい。
ゲート絶縁体１６０側壁、上壁、または底部壁は、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術によって形成されてもよい。一実施形態において、ゲート絶縁体１６０は、ＡＬＤによって形成される。ゲート絶縁体１６０の絶縁体材料は、任意の好適な絶縁材料であってもよい。例えば、限定しないが、ゲート絶縁体１６０は、酸化物から形成されてもよい。
図５を参照すると、本方法は、第１のトレンチ１７０を第２の絶縁体材料１８０で充填することを更に含んでもよい。第２の絶縁体材料１８０は、第１のトレンチ１７０を充填してもよいだけではなく、ゲート絶縁体１６０上壁を覆ってもよい。第１のトレンチ１７０を第２の絶縁体材料１８０で充填することは、回転塗布、ブランケット式ナイフ塗布、ＣＶＤ、または他の既知の方法を含むが、これらに限定されない任意の好適な方法によって達成されてもよい。第２の絶縁体材料１８０は、任意の好適な絶縁性材料から形成されてもよい。例えば、限定しないが、第２のゲート絶縁体１６０は、シリコン酸化物またはシリコン窒化物等の従来の層間絶縁（「ＩＬＤ」）材料から形成されてもよい。
開示される方法の他の実施形態において、トレンチ１７０を第２の絶縁体材料１８０で充填することは、トレンチ１７０のみを第２の絶縁体材料１８０で充填することを含み、金属シード１１０の上面１１６上の第２の絶縁体材料１８０、ゲート導体１５０材料の上壁、またはゲート絶縁体１６０材料の上壁を被覆することを含まなくてもよい。
図６を参照すると、本方法は、必要であれば、第２の絶縁体材料１８０の一部と、ゲート絶縁体１６０材料の一部と、ゲート導体１５０材料の一部とを除去して、金属シード１１０の上面１１６を露出させることを更に含んでもよい。これは、研磨平坦化、化学的機械的研磨もしくは平坦化（「ＣＭＰ」）、またはエッチング処理等の平坦化方法を含むが、これらに限定されない任意の好適な方法によって達成されてもよい。
本方法は、金属シード１１０を除去することと、金属シード１１０を形成する材料の金属温度を超える溶融温度を有する材料で金属シード１１０によって一度占拠された間隙を充填することと、を更に含んでもよい。したがって、再充填された材料は、実質的変形を伴わずに、金属シード１１０が耐え得るよりも高い製造温度を耐えるように構成されてもよい。
図７〜９を参照すると、本方法は、第２の絶縁体材料１８０の区分を選択的に除去して、基板５０の下にある区分を露出させることを更に含んでもよい。第２の絶縁体材料１８０の除去される区分は、離間配置される区分であってもよい。除去される区分は、第２の絶縁体材料１８０の複数の空洞２００を画定する。第２の絶縁体材料１８０の区分の除去は、第２の絶縁体材料１８０の順序付けられた区分の上部面を露出された状態にするフォトマスク１９０の使用による等、基板５０に直角な方向でパターニングすることによって達成されてもよい。エッチングまたは任意の他の好適な方法は、図８に図示されるように、フォトマスク１９０のパターンに従って第２の絶縁体材料１８０の区分を除去するために使用されてもよく、その後、フォトマスク１９０は、除去されてもよい（図９）。
図示される方法によれば、それぞれの空洞２００は、第１の側面２０１が空洞の第２の側面２０２に平行に、かつ対向するように、三次元ボックス形状で形成され、それらのそれぞれは、ゲート絶縁体１６０側壁によって縁取られ、画定される。それぞれの空洞２００の第３の側面２０３および第４の側面２０４も互いに平行に、かつ対向し、残余の第２の絶縁体材料１８０によって縁取られ、画定される。
図８に示されるように、本方法がゲート絶縁体１６０材料を形成する際に基板５０上に形成されたゲート絶縁体１６０底部壁をもたらす場合、それぞれの空洞２００の底部側面２０５は、ゲート絶縁体１６０材料によって縁取られ、画定されてもよい。いくつかの実施形態において、その後、ゲート絶縁体１６０材料は、エッチングまたは他の既知の材料除去方法によるなどして除去され、ゲート絶縁体１６０材料は、ゲート導体１５０材料上に再形成されてもよい。ゲート絶縁体１６０材料を除去し、再形成するこの中間処理は、縦型トランジスタ素子のもたらされるアレイ３００内に最適な電気品質のゲート絶縁体１６０材料を形成することを含んでもよい。
フォトマスク１９０は、フォトマスク１９０が除去される前に、図９に図示されるように、基板５０を被覆するゲート絶縁体１６０材料の区分を除去して、覆われる基板５０のそれらの区分を露出させるように、更に使用されてもよい。その後、それぞれの空洞２００の底部側面２０５は、基板５０の露出される上部表面上によって縁取られ、画定される。それぞれの空洞２００の上面２０６は、依然として開いている。
図１０を参照すると、ＶＦＥＴ素子１００またはＶＦＥＴ３００のアレイ等の半導体素子を形成する本方法は、空洞２００をチャネル材料で充填することを更に含む。チャネル材料は、図１に示されるように、第１のゲート絶縁体１６０側壁によって第１の側面１２１上で縁取られ、第２のゲート絶縁体１６０側壁によって第２の側面１２２上で縁取られ、かつ残余の第２の絶縁体材料１８０によって第３の側面１２３および第４の側面１２４上で縁取られる、メサ１２０を形成する。１つの列のＶＦＥＴ素子のメサ１２０は、第２の絶縁体材料１８０によって離間配置されてもよい。
空洞２００をチャネル材料で充填して、メサ１２０を形成することは、回転塗布、ブランケット式ナイフ塗布、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、インサイチュ成長、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術で達成されてもよい。メサ１２０のチャネル材料は、限定しないが、とりわけ、非晶質シリコン、多結晶シリコン、エピタキシャルシリコン、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯｘ）（「ＩＧＺＯ」）であってもよい。一実施形態において、チャネル材料はＩＧＺＯである。
図１０に図示されるように、メサ１２０を形成するための空洞２００のチャネル材料での充填後に、それぞれのゲート導体１５０側壁は、ゲート絶縁体１６０側壁および金属シード１１０のうちの１つによって依然として縁取られている。ゆえに、本開示の半導体素子構造体は、第１のゲート導体１５０側壁上に設けられた第１の金属シード１１０と、第２のゲート導体１５０側壁上に設けられた第２の金属シード１１０とを含んでもよい。
図１１に図示されるように、本方法は、金属シード１１０を除去することを更に含んでもよい。金属シード１１０を除去することは、エッチング等の任意の好適な技術で達成されてもよい。金属シード１１０を除去することは、一対の対向して配設されるゲート導体１５０側壁の間に位置付けられる第２のトレンチ２１０を生成する。ゆえに、ＶＦＥＴ１００のアレイ３００が形成され、それぞれのＶＦＥＴ素子１００は少なくとも１つのゲート導体１５０を有する。
更に図１１に関して、縦型トランジスタ素子の開示されるアレイ３００は、基板５０上に配設される第１の複数のメサ１２０を含む。第１の複数のメサ１２０は、１つの列の形成されたＶＦＥＴ素子１００のメサ１２０を含んでもよい。第１の複数のメサ１２０のメサ１２０のそれぞれは、第１の側面１２１と、第１の側面１２１と対向する第２の側面１２２とを有する。第１の複数のメサ１２０内のメサ１２０の第１の側面１２１は互いに整列され、第１の複数のメサ１２０内のメサ１２０の第２の側面１２２は互いに整列される。
アレイ３００は、残余の第２の絶縁体材料１８０の区分等、絶縁体材料の第１の複数の区分を更に含み、絶縁体材料１８０の区分のそれぞれは、メサ１２０のうちの１つを、第１の複数のメサ１２０内の別のメサ１２０から分離する。
アレイ３００は、第１の複数のメサ１２０のメサ１２０の第１の側面１２１に沿って設けられるゲート絶縁体１６０側壁を更に含む。ゲート導体１５０側壁は、ゲート絶縁体１６０側壁に沿って設けられる。ゲート導体１５０は、１つまたは複数の層内にグラフェンを含んでもよい。図１１に図示される縦型トランジスタ素子１００のアレイ３００によれば、単一のゲート絶縁体１６０側壁および単一のゲート導体１５０側壁は、メサ１２０の第１の側面１２１上で、ＶＦＥＴ素子１００のメサ１２０の列全体に沿って延在する単一のゲート１４０の構成要素である。あるいは、連続する分離されたゲート１４０は、ＶＦＥＴ素子１００の１つの列のメサ１２０のメサ１２０の第１の側面１２１に沿って延在してもよい。
アレイ３００は、図１１に図示されるように、第１の複数の半導体メサ１２０のメサ１２０の第２の側面１２２に沿って設けられる、第２のゲート絶縁体１６０側壁を更に含んでもよい。アレイ３００は、第２のゲート絶縁体１６０側壁に沿って設けられる第２のゲート導体１５０側壁を更に含んでもよい。第２のゲート導体１５０は、１つまたは複数の層内にグラフェンを含んでもよい。図１１に図示される縦型トランジスタ素子１００のアレイ３００によれば、単一のゲート絶縁体１６０側壁および単一のゲート導体１５０側壁は、メサ１２０の第２の側面１２２上で、ＶＦＥＴ素子１００の１つの列のメサ１２０全体に沿って延在する単一のゲート１４０の構成要素である。あるいは、連続する分離されたゲート１４０は、ＶＦＥＴ素子１００の１つの列のメサ１２０のメサ１２０の第２の側面１２２に沿って延在してもよい。
アレイ３００のＶＦＥＴ素子１００内のメサ１２０は、メサ１２０の第１の側面１２１と第２の側面１２２との間を通るチャネル領域１３０（図１）を画定してもよい。チャネル領域１３０は、ソース領域（図示せず）およびドレイン領域（図示せず）と連通してもよい。ソースおよびドレイン領域は、当技術分野で既知の任意の好適な技術によって形成されてもよい。
縦型トランジスタ素子１００のアレイ３００は、第１の複数のメサ１２０と同じアレイ３００を有する１つまたは複数の追加の複数のメサ１２０を更に含んでもよい。複数のメサ１２０は、第２のトレンチ２１０によって、互いに均一かつ平行に離間配置されてもよい。
アレイ３００のそれぞれの列は、一対のゲート導体１５０側壁の外面によって画定された幅を有し、その幅Ｃは、それぞれの個々のＶＦＥＴ素子１００の幅であってもよい。それぞれのＶＦＥＴ素子１００の幅Ｃは、最初に形成された金属シード１１０を分離するトレンチの幅Ｍ（図２）に等しく、またはほぼ等しい。ゆえに、ＶＦＥＴ素子１００の最終幅Ｃは、形成された金属シード１１０の幅Ｍを調整することによって大きさを変更できる。加えて、金属シード１１０はあるピッチで形成され、「ピッチ」は、近接の特徴における同一地点の間の距離を指すために産業界で既知である。特に、金属シード１１０のピッチは、形成されたＶＦＥＴ素子１００のもたらされるピッチに等しく、または本質的に等しい。
形成されたＶＦＥＴ素子１００およびアレイ３００は、その後、上面接点、金属インターコネクト、ＶＦＥＴ１００アレイ３００の追加の積層された層等を形成するために追加の処理を受けてもよく、その結果は交点メモリアレイの形成であってもよいことを理解されたい。追加の処理は、従来の技術によって実行されてもよく、それは本明細書で詳細に説明されない。
図１０を参照し直すと、縦型トランジスタ素子１００のアレイも開示され、ゲート導体１５０側壁は、金属シード線１１０の縦側面に沿って更に設けられる。例えば、限定しないが、ＶＦＥＴ素子１００のアレイ３００のゲート導体１５０側壁は、金属シード１１０の第１の側面１１１および／または第２の側面１１２に沿って設けられてもよい。
図１２〜２１は、ＶＦＥＴ１００素子等の半導体素子を製造し、ならびに縦型トランジスタ素子１００のアレイ３００を製造するための本方法の別の実施形態に従う、複数の縦型トランジスタを処理する様々な段階を図示する。図１２および１３は、図２および３にそれぞれ図示されるものと同一の処理段階を図示する。図１２の記載は図２の記載と同等であり、図１３の記載は図３の記載と同等である。
図１４を参照すると、半導体素子を形成するための方法の本実施形態は、ゲート導体１５０を形成するように金属シード１１０上に導体材料を形成した後に、複数のゲート導体１５０側壁のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体１６０側壁を形成することを含む。本実施形態の方法は、金属シード１１０のゲート導体１５０上壁または上面１１６上に絶縁体材料を形成することを更に含む。絶縁体材料は、共形に形成されてもよい。金属シード１１０が平行に互いに均一に離間配置されてもよいため、形成されたゲート絶縁体１６０側壁は、それぞれの第１のトレンチ１７０が、対向するゲート絶縁体１６０側壁の間に画定されて、幅Ｔ（図１４）を画定するように、互いに均一に離間配置されてもよい。
本実施形態の方法は、第１のトレンチ１７０内に位置付けられる基板５０の一部を露出された状態にすることを含む。第１のトレンチ１７０内の基板５０の一部を露出された状態にすることは、第１のトレンチ１７０内の基板５０上ではなく、金属シード１１０の第１の側面１１１、第２の側面１１２、および／または上面１１６上のみに絶縁体材料を形成することによって達成されてもよい。あるいは、第１のトレンチ１７０内の基板５０の一部を露出された状態にすることは、金属シード１１０の第１の側面１１１、第２の側面１１２、および上面１１６上に、かつ第１のトレンチ１７０内の基板５０上にも絶縁体材料を形成することによって達成され、その後にゲート絶縁体１６０底部壁の除去（すなわち、第１のトレンチ１７０内の基板５０を覆う絶縁体材料）が続いてもよい。絶縁体材料の除去は、エッチングを含む任意の好適な技術によって達成されてもよい。
ゲート絶縁体１６０側壁の絶縁体材料は、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術によって形成されてもよい。ゲート絶縁体１６０の絶縁体材料は、任意の好適な絶縁性材料を含んでもよい。例えば、限定しないが、ゲート絶縁体１６０の材料は酸化物であってもよい。
図１５を参照すると、本方法の本実施形態は、第１のトレンチ１７０を第２の絶縁体材料１８０で充填することを更に含んでもよい。第２の絶縁体材料１８０は、第１のトレンチ１７０を充填して、露出された基板５０を覆うのみでなくてもよく、ゲート絶縁体１６０上面壁も覆ってもよい。第１のトレンチ１７０を第２の絶縁体材料１８０で充填することは、回転塗布、ブランケット式ナイフ塗布、ＣＶＤ、ＰＶＤ、インサイチュ成長、または他の既知の方法を含むが、これらに限定されない、任意の好適な方法によって達成されてもよい。第２の絶縁体材料１８０は、任意の好適な絶縁性材料であってもよい。例えば、限定しないが、第２の絶縁体材料１８０は、シリコン窒化物等の従来のＩＬＤ材料であってもよい。
図１６を参照すると、本方法の本実施形態は、必要であれば、第２の絶縁体材料１８０の一部、ゲート絶縁体１６０材料の一部、およびゲート導体１５０材料の一部を除去し、金属シード１１０の上面１１６を露出させることを更に含んでもよい。これは、化学的機械的研磨もしくは平坦化（「ＣＭＰ」）またはエッチング処理等の研磨平坦化方法を含むが、これらに限定されない、任意の好適な方法によって達成されてもよい。
図１７〜１９を参照すると、本方法の本実施形態は、第２の絶縁体材料１８０の区分を選択的に除去して、除去された第２の絶縁体材料１８０の区分の下にある基板５０の区分を露出させることを更に含んでもよい。これは、図７〜９を参照して上に記載されるように達成されてもよい。
本方法の本実施形態によれば、それぞれの空洞２００の底部側面２０５は、基板５０の露出させた上部表面によって縁取られ、画定される。それぞれの空洞２００の上面２０６は依然として開いている。
図２０および２１は、図１０および１１でそれぞれ図示されるものと同一の処理段階を図示する。図２０の記載は図１０の記載と同等であり、図２１の記載は図１１の記載と同等である。
図２１に図示される、形成されたＶＦＥＴ素子１００およびアレイ３００は、その後、追加の処理を受け、上面接点、金属インターコネクト、ＶＦＥＴ素子１００のアレイ３００の追加の積層された層等を形成してもよく、その結果は、交点メモリアレイの形成であってもよいことを理解されたい。追加の処理は、従来の技術によって実行されてもよく、それは本明細書で詳細に記載されない。
ＶＦＥＴ素子１００およびアレイ３００は、ＶＦＥＴ素子１００に電気的に結合されたメモリセル（図示せず）を含むメモリアクセスデバイス（図示せず）で使用されてもよい。メモリセルは、上面電極（図示せず）および底部電極（図示せず）を含み、ドレインのための接点（図示せず）に結合される。ソースは別の接点に結合される。ソース接点、ゲート１４０、および上面電極のバイアスの際に、ＶＦＥＴ素子１００は「オン」にされ、電流はチャネル領域１３０およびメモリセルを経由して流れる。
開示される素子構造体および方法は、様々な改変形態およびその実装における代替の形態に影響される一方、具体的な実施形態は、図面に例示のために示され、本明細書で詳細に説明されている。しかし、本発明が開示される特定の形態に限定されることを意図されるものではないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲およびその法的均等物によって定義される、本開示の範囲に含まれる、全ての改変形態、組み合わせ、均等物、変形形態、および代替物を包含する。

Claims (20)

  1. 半導体素子構造体であって、
    基板上に延在するメサであって、
    前記メサの第１の側面と第２の側面との間にチャネル領域を備える、メサと、
    前記メサの前記第１の側面上の第１のゲートであって、
    第１のゲート絶縁体と、
    前記第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体と、を備える、第１のゲートと、を備える、半導体素子構造体。
  2. 前記メサの前記第２の側面上の第２のゲートであって、
    第２のゲート絶縁体と、
    前記第２のゲート絶縁体を被覆するグラフェンを含む第２のゲート導体と、を備える、第２のゲートを更に備える、請求項１に記載の半導体素子。
  3. 前記第１のゲート導体上の第１の金属シードと、
    前記第２のゲート導体上の第２の金属シードと、を更に備える、請求項２に記載の半導体素子。
  4. 前記第２のゲートが、前記第１のゲートと共に、前記チャネル領域内の電流の流れを制御するように作動する、請求項２に記載の半導体素子。
  5. 前記第１のゲート導体が、少なくとも１つのグラフェン層を備える、請求項１に記載の半導体素子。
  6. 前記第１のゲート導体の厚さが、前記第１のゲート絶縁体の厚さよりも小さい、請求項１に記載の半導体素子。
  7. 前記半導体素子構造体が、縦型トランジスタ素子のアレイ内に配設され、縦型トランジスタ素子の前記アレイが、
    前記基板上に延在する第１の複数の前記メサであって、前記第１の複数のメサのそれぞれのメサが、
    前記第１の側面および前記第２の側面であって、前記第２の側面が前記第１の側面に対向し、前記第１の複数の前記メサの前記メサの前記第１の側面が互いに整列され、前記第１の複数のメサの前記メサの前記第２の側面が互いに整列される、前記第１の側面および前記第２の側面と、
    前記メサの前記第１の側面に沿う前記第１のゲート絶縁体と、
    前記第１のゲート絶縁体に沿う前記第１のゲート導体と、を備える、メサと、
    第１の複数の絶縁体材料の区分であって、前記第１の複数の区分のそれぞれの絶縁体材料の区分が、前記第１の複数の前記メサの前記メサのうちの１つを、前記第１の複数のメサ内の別のメサから分離する、第１の複数の絶縁体材料の区分と、を備える、請求項１に記載の半導体素子構造体。
  8. 前記第１の複数のメサのそれぞれのメサが、
    前記第１の複数のメサの前記それぞれのメサの前記第２の側面に沿う第２のゲート絶縁体と、
    前記第２のゲート絶縁体に沿う第２のゲート導体と、を更に備え、前記第２のゲート導体がグラフェンを含む、請求項７に記載の半導体素子構造体。
  9. 前記第１のゲート導体が、金属シードの縦側面に沿って位置付けられる、請求項７に記載の半導体素子構造体。
  10. 縦型トランジスタ素子の前記アレイが、
    前記第１の複数のメサの前記メサの前記第１の側面に沿う前記第１のゲート絶縁体を備える、ゲート絶縁体側壁と、
    前記第１の複数のメサの前記メサの前記第１のゲート絶縁体に沿う前記第１のゲート導体を備える、ゲート導体側壁と、を更に備える、請求項７に記載の半導体素子構造体。
  11. 半導体素子構造体を製造するための方法であって、
    基板上に複数の金属シードを形成することと、
    前記複数の金属シードのそれぞれの上に導体材料を形成して、複数のゲート導体を形成することと、
    前記複数のゲート導体のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体であって、前記複数のゲート絶縁体の第１のゲート絶縁体が、第１のトレンチによって前記複数のゲート絶縁体の第２のゲート絶縁体から分離される、複数のゲート絶縁体を形成することと、
    前記第１のトレンチをチャネル材料で充填して、チャネル領域を形成することと、を含む、方法。
  12. 複数の金属シードを形成することが、前記金属シードが第１の距離だけ互いに離間配置され、かつ平行に配列されるように、前記複数の金属シードを形成することを含む、請求項１１に記載の方法。
  13. 前記複数のゲート導体のそれぞれの上に前記絶縁体材料を形成して、前記複数のゲート絶縁体を形成することが、前記第１のトレンチが前記第１の距離よりも小さい幅を有するように、前記絶縁体材料を形成することを含む、請求項１２に記載の方法。
  14. 前記複数の金属シードのそれぞれの上に導体材料を形成することが、前記複数の金属シードのそれぞれの上に少なくとも１つのグラフェン層を形成することを含む、請求項１１に記載の方法。
  15. 前記第１のトレンチをチャネル材料で充填することが、
    前記第１のトレンチを第２の絶縁体材料で充填することと、
    前記第２の絶縁体材料の区分を除去して、前記基板の下にある区分を露出させ、空洞を画定することと、
    前記空洞を前記チャネル材料で充填して、前記第１のゲート絶縁体によって第１の側面上で縁取られ、かつ前記第２のゲート絶縁体によって第２の側面上で縁取られる前記チャネル領域を形成することと、を含む、請求項１１に記載の方法。
  16. 前記複数の金属シード材料のそれぞれの上に導体材料を形成することが、前記複数の金属シード材料のそれぞれの縦側面上に少なくとも１つのグラフェン単層を形成することを含む、請求項１５に記載の方法。
  17. 前記複数のゲート導体のそれぞれの上に絶縁体材料を形成することが、前記複数のゲート導体のそれぞれの縦側面上に酸化物材料を被覆することを含む、請求項１５に記載の方法。
  18. 前記第１のトレンチを第２の絶縁体材料で充填することが、前記第１のトレンチをシリコン酸化物またはシリコン窒化物で充填することを含む、請求項１５に記載の方法。
  19. 前記空洞を前記チャネル材料で充填した後、前記複数の金属シードを除去することを更に含む、請求項１５に記載の方法。
  20. 前記空洞を前記チャネル材料で充填する前に、前記第２の絶縁体材料の他の区分を除去して、前記基板の他の下にある区分を露出させ、前記空洞を備える複数の空洞を画定することを更に含み、前記複数の空洞が互いに等しく離間配置される、請求項１５に記載の方法。
JP2014527242A 2011-08-23 2012-08-21 縦型トランジスタ素子、縦型トランジスタ素子のアレイを含む半導体素子構造体、および製造方法 Active JP5883508B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/215,968 2011-08-23
US13/215,968 US8969154B2 (en) 2011-08-23 2011-08-23 Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
PCT/US2012/051711 WO2013028685A2 (en) 2011-08-23 2012-08-21 Semiconductor device structures including vertical transistor devices, arrays of vertical transistor devices, and methods of fabrication

Publications (2)

Publication Number Publication Date
JP2014524672A true JP2014524672A (ja) 2014-09-22
JP5883508B2 JP5883508B2 (ja) 2016-03-15

Family

ID=47742422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014527242A Active JP5883508B2 (ja) 2011-08-23 2012-08-21 縦型トランジスタ素子、縦型トランジスタ素子のアレイを含む半導体素子構造体、および製造方法

Country Status (6)

Country Link
US (6) US8969154B2 (ja)
EP (1) EP2748856B1 (ja)
JP (1) JP5883508B2 (ja)
KR (1) KR101570945B1 (ja)
CN (1) CN103765595B (ja)
WO (1) WO2013028685A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012080A (ja) * 2013-06-27 2015-01-19 株式会社半導体エネルギー研究所 半導体装置
JP2016171243A (ja) * 2015-03-13 2016-09-23 株式会社東芝 不揮発性半導体記憶装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP5813678B2 (ja) * 2013-02-15 2015-11-17 株式会社東芝 半導体装置
KR102140148B1 (ko) 2013-11-29 2020-07-31 삼성전자주식회사 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법
US9812604B2 (en) * 2014-05-30 2017-11-07 Klaus Y. J. Hsu Photosensing device with graphene
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
WO2016156659A1 (en) * 2015-04-01 2016-10-06 Picosun Oy Ald-deposited graphene on a conformal seed layer
US9690627B2 (en) 2015-09-01 2017-06-27 International Business Machines Corporation Redeployable resource forecasting
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9755071B1 (en) 2016-06-30 2017-09-05 International Business Machines Corporation Merged gate for vertical transistors
KR102573407B1 (ko) * 2016-08-24 2023-08-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9786760B1 (en) 2016-09-29 2017-10-10 International Business Machines Corporation Air gap and air spacer pinch off
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10622458B2 (en) 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor
US10636789B2 (en) 2017-05-26 2020-04-28 Qualcomm Incorporated Transistor with low resistivity carbon alloy
CN108933174B (zh) * 2017-05-27 2021-09-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10134739B1 (en) 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
WO2019046630A1 (en) 2017-08-31 2019-03-07 Micron Technology, Inc. SEMICONDUCTOR DEVICES, TRANSISTORS, AND ASSOCIATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR DEVICES
EP3676878A4 (en) 2017-08-31 2020-11-04 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS AND RELATED PROCESSES
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US10629732B1 (en) 2018-10-09 2020-04-21 Micron Technology, Inc. Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors
US11398571B2 (en) * 2018-10-09 2022-07-26 Micron Technology, Inc. Devices and electronic systems including vertical transistors, and related methods
CN112930600B (zh) * 2018-10-09 2023-12-01 美光科技公司 包含垂直晶体管的装置及相关方法
US20200111800A1 (en) * 2018-10-09 2020-04-09 Micron Technology, Inc. Methods of forming a device, and related devices, memory devices, and electronic systems
KR102396978B1 (ko) 2018-11-16 2022-05-11 삼성전자주식회사 반도체 장치
US10854549B2 (en) 2018-12-31 2020-12-01 Micron Technology, Inc. Redistribution layers with carbon-based conductive elements, methods of fabrication and related semiconductor device packages and systems
US11189588B2 (en) 2018-12-31 2021-11-30 Micron Technology, Inc. Anisotropic conductive film with carbon-based conductive regions and related semiconductor assemblies, systems, and methods
KR102669149B1 (ko) 2019-01-10 2024-05-24 삼성전자주식회사 반도체 장치
CN110391250A (zh) * 2019-06-21 2019-10-29 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN113823676B (zh) * 2020-06-18 2023-07-04 联华电子股份有限公司 半导体装置以及其制作方法
EP4040500A1 (en) * 2021-02-04 2022-08-10 Infineon Technologies AG Transistor device and method of manufacturing

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209122A (ja) * 2002-01-16 2003-07-25 Seiko Epson Corp 有機半導体装置
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
WO2011074987A1 (en) * 2009-12-17 2011-06-23 Universitetssenteret På Kjeller Field effect transistor structure
JP2012516560A (ja) * 2009-01-30 2012-07-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法
JP2013511139A (ja) * 2009-11-13 2013-03-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 自己整列グラフェン・トランジスタ

Family Cites Families (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131056A (ja) * 1986-11-20 1988-06-03 Terumo Corp Ｆｅｔ電極
US4903189A (en) 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
US5107321A (en) 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5468661A (en) * 1993-06-17 1995-11-21 Texas Instruments Incorporated Method of making power VFET device
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5460988A (en) 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5824577A (en) 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
DE19711482C2 (de) 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
US5874745A (en) * 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric
US5899735A (en) 1997-09-19 1999-05-04 Vanguard International Semiconductor Corporation Method for making low-resistance contacts between polysilicon and metal silicide on semiconductor integrated circuits
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6825058B2 (en) 2001-06-28 2004-11-30 Sharp Laboratories Of America, Inc. Methods of fabricating trench isolated cross-point memory array
JP4483152B2 (ja) 2001-11-27 2010-06-16 富士ゼロックス株式会社 中空グラフェンシート構造体及び電極構造体とそれら製造方法並びにデバイス
US6673682B2 (en) * 2002-05-13 2004-01-06 Macronix International Co. Ltd. Methods of fabricating high density mask ROM cells
US6777761B2 (en) * 2002-08-06 2004-08-17 International Business Machines Corporation Semiconductor chip using both polysilicon and metal gate devices
KR100493381B1 (ko) * 2002-08-16 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시패널
TW548853B (en) * 2002-09-13 2003-08-21 Ind Tech Res Inst Method of manufacturing flexible TFT display
US7071258B1 (en) 2002-10-21 2006-07-04 Nanotek Instruments, Inc. Nano-scaled graphene plates
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
WO2005001895A2 (en) 2003-06-12 2005-01-06 Georgia Technology Research Corporation Patterned thin film graphite devices and method for making same
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6716686B1 (en) * 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US20070187682A1 (en) * 2003-08-28 2007-08-16 Nec Corporation Semiconductor device having fin-type effect transistor
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
EP1711966B1 (en) 2004-01-22 2012-02-22 International Business Machines Corporation Vertical fin-fet mos devices
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US20060046392A1 (en) 2004-08-26 2006-03-02 Manning H M Methods of forming vertical transistor structures
US7144779B2 (en) 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100612419B1 (ko) * 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
KR100630746B1 (ko) * 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7205601B2 (en) * 2005-06-09 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET split gate EEPROM structure and method of its fabrication
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070023839A1 (en) * 2005-07-27 2007-02-01 International Business Machines Corporation Finfet gate formed of carbon nanotubes
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
KR100652433B1 (ko) * 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
EP1977462A1 (en) * 2006-01-09 2008-10-08 Technion Research and Development Foundation Ltd. Transistor structures and methods of fabrication thereof
KR100683867B1 (ko) * 2006-02-09 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7473946B2 (en) * 2006-02-22 2009-01-06 International Business Machines Corporation CMOS structure and method including multiple crystallographic planes
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US20070246765A1 (en) * 2006-03-30 2007-10-25 Lars Bach Semiconductor memory device and method for production
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US7714386B2 (en) * 2006-06-09 2010-05-11 Northrop Grumman Systems Corporation Carbon nanotube field effect transistor
US8232561B2 (en) 2006-06-29 2012-07-31 University Of Florida Research Foundation, Inc. Nanotube enabled, gate-voltage controlled light emitting diodes
KR100767399B1 (ko) * 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
US7359226B2 (en) 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
US20080099814A1 (en) 2006-10-30 2008-05-01 Qimonda Ag Integrated circuit and method for production
US10540704B2 (en) * 2007-09-06 2020-01-21 Mohammad A. Mazed System and method for machine learning based user application
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
FR2917896B1 (fr) * 2007-06-21 2009-11-06 Commissariat Energie Atomique Transistor a effet de champ a contacts electriques alternes.
TWI345671B (en) * 2007-08-10 2011-07-21 Au Optronics Corp Thin film transistor, pixel structure and liquid crystal display panel
TWI330407B (en) * 2007-08-13 2010-09-11 Au Optronics Corp Method of manufacturing thin film transistor and display device applied with the same
US7824741B2 (en) 2007-08-31 2010-11-02 Micron Technology, Inc. Method of forming a carbon-containing material
TW200913162A (en) * 2007-09-11 2009-03-16 Univ Nat Chiao Tung Nonvolatile memory device with nanowire channel and a method for fabricating the same
US20090085157A1 (en) * 2007-09-28 2009-04-02 Klaus Muemmler Manufacturing method for an integrated circuit, corresponding intermediate integrated circuit structure and corresponding integrated circuit
US7772059B2 (en) 2008-01-16 2010-08-10 Texas Instruments Incorporated Method for fabricating graphene transistors on a silicon or SOI substrate
US8159791B2 (en) * 2008-02-06 2012-04-17 Hitachi Global Storage Technologies Netherlands B.V. Magnetoresistive sensor having quantum well structure and a trapping layer for preventing charge carrier migration
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
CN101582448B (zh) * 2008-05-14 2012-09-19 清华大学 薄膜晶体管
US7952088B2 (en) * 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
US8698226B2 (en) 2008-07-31 2014-04-15 University Of Connecticut Semiconductor devices, methods of manufacture thereof and articles comprising the same
US7993986B2 (en) * 2008-08-29 2011-08-09 Advanced Micro Devices, Inc. Sidewall graphene devices for 3-D electronics
US8507840B2 (en) * 2010-12-21 2013-08-13 Zena Technologies, Inc. Vertically structured passive pixel arrays and methods for fabricating the same
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN103985718B (zh) * 2008-09-19 2019-03-22 株式会社半导体能源研究所 显示装置
US7863136B2 (en) * 2008-09-30 2011-01-04 Qimonda Ag Method of manufacturing integrated circuits including a FET with a gate spacer and a fin
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100962898B1 (ko) * 2008-11-14 2010-06-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP2010123758A (ja) * 2008-11-19 2010-06-03 Nec Corp 薄膜デバイス及びその製造方法
WO2010065517A1 (en) * 2008-12-01 2010-06-10 The Trustees Of Columbia University In The City Of New York Electromechanical devices and methods for fabrication of the same
KR101182403B1 (ko) * 2008-12-22 2012-09-13 한국전자통신연구원 투명 트랜지스터 및 그의 제조 방법
KR20100075100A (ko) * 2008-12-24 2010-07-02 서울대학교산학협력단 잉크젯 프린팅 방법을 이용한 유기 전계효과 트랜지스터의 활성 채널층 형성방법 및 이를 이용한 유기 전계효과 트랜지스터
US8330156B2 (en) 2008-12-26 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with a plurality of oxide clusters over the gate insulating layer
DE102008063429B4 (de) * 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8120073B2 (en) * 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US20100213458A1 (en) * 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
JP5356066B2 (ja) 2009-02-24 2013-12-04 株式会社東芝 スイッチング素子及び不揮発性記憶装置
JP2010212619A (ja) 2009-03-12 2010-09-24 Toshiba Corp グラフェンの作製方法、グラフェン、グラフェン作製装置及び半導体素子
JPWO2010113518A1 (ja) * 2009-04-01 2012-10-04 国立大学法人北海道大学 電界効果トランジスタ
KR101156620B1 (ko) 2009-04-08 2012-06-14 한국전자통신연구원 그라핀 채널층을 가지는 전계 효과 트랜지스터
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
JP5352334B2 (ja) 2009-04-27 2013-11-27 株式会社日立製作所 グラフェンと金属電極との電気的接合デバイス、それを用いた電子デバイス，電子集積回路及び光／電子集積回路
US8076717B2 (en) 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
WO2010150442A1 (ja) * 2009-06-24 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
JP2011014754A (ja) * 2009-07-03 2011-01-20 Elpida Memory Inc 半導体集積回路装置
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
CN101997035B (zh) * 2009-08-14 2012-08-29 清华大学 薄膜晶体管
KR101119916B1 (ko) 2009-08-24 2012-03-13 삼성전자주식회사 그래핀 전극과 유기물/무기물 복합소재를 사용한 전자 소자 및 그 제조 방법
US8124463B2 (en) * 2009-09-21 2012-02-28 International Business Machines Corporation Local bottom gates for graphene and carbon nanotube devices
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US8536023B2 (en) * 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
KR101081193B1 (ko) * 2009-10-15 2011-11-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101603771B1 (ko) * 2009-10-21 2016-03-16 삼성전자주식회사 2차원 시트 물질을 이용한 전자 소자 및 그 제조 방법
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
DE102009046246B4 (de) * 2009-10-30 2012-04-12 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren und Halbleiterbauelement mit Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage global verformter Halbleiterbasisschichten
KR101603766B1 (ko) 2009-11-13 2016-03-15 삼성전자주식회사 그라펜 적층체 및 그의 제조방법
JP5515660B2 (ja) * 2009-11-13 2014-06-11 セイコーエプソン株式会社 半導体装置用基板の製造方法
US20110127492A1 (en) * 2009-11-30 2011-06-02 International Business Machines Corporation Field Effect Transistor Having Nanostructure Channel
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
US8421164B2 (en) * 2010-01-05 2013-04-16 Micron Technology, Inc. Memory cell array with semiconductor selection device for multiple memory cells
US8101474B2 (en) * 2010-01-06 2012-01-24 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device
US8242560B2 (en) * 2010-01-15 2012-08-14 International Business Machines Corporation FinFET with thin gate dielectric layer
US8310013B2 (en) * 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
CN101783366A (zh) * 2010-02-11 2010-07-21 复旦大学 一种石墨烯mos晶体管的制备方法
US8927057B2 (en) * 2010-02-22 2015-01-06 International Business Machines Corporation Graphene formation utilizing solid phase carbon sources
KR101129930B1 (ko) * 2010-03-09 2012-03-27 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP2011192667A (ja) * 2010-03-11 2011-09-29 Toshiba Corp トランジスタおよびその製造方法
JP2011216647A (ja) * 2010-03-31 2011-10-27 Dainippon Printing Co Ltd パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
DE102010029527B4 (de) * 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
EP2393118A1 (en) * 2010-06-02 2011-12-07 Nanya Technology Corporation Single-gate FinFET and fabrication method thereof
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
DE102010038742B4 (de) * 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
JP5590125B2 (ja) * 2010-08-05 2014-09-17 富士通株式会社 半導体装置の製造方法
US8796733B2 (en) * 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
US8344358B2 (en) * 2010-09-07 2013-01-01 International Business Machines Corporation Graphene transistor with a self-aligned gate
US8378394B2 (en) * 2010-09-07 2013-02-19 International Business Machines Corporation Method for forming and structure of a recessed source/drain strap for a MUGFET
US8785261B2 (en) * 2010-09-23 2014-07-22 Intel Corporation Microelectronic transistor having an epitaxial graphene channel layer
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
KR101723864B1 (ko) * 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
TWI532214B (zh) * 2010-10-12 2016-05-01 Ｌｇ伊諾特股份有限公司 發光元件及其封裝
KR101755635B1 (ko) * 2010-10-14 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8921899B2 (en) * 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
KR101763052B1 (ko) * 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101736970B1 (ko) * 2010-12-17 2017-05-30 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US8431458B2 (en) * 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US20120168723A1 (en) * 2010-12-29 2012-07-05 Electronics And Telecommunications Research Institute Electronic devices including graphene and methods of forming the same
TWI487108B (zh) * 2011-01-13 2015-06-01 Prime View Int Co Ltd Metal oxide semiconductor structure and manufacturing method thereof
US8617941B2 (en) * 2011-01-16 2013-12-31 International Business Machines Corporation High-speed graphene transistor and method of fabrication by patternable hard mask materials
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8957442B2 (en) * 2011-02-11 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
US9162885B2 (en) * 2011-02-17 2015-10-20 Rutgers, The State University Of New Jersey Graphene-encapsulated nanoparticle-based biosensor for the selective detection of biomarkers
TWI582999B (zh) * 2011-03-25 2017-05-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
KR101813173B1 (ko) * 2011-03-30 2017-12-29 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
US8501531B2 (en) * 2011-04-07 2013-08-06 The United States Of America, As Represented By The Secretary Of The Navy Method of forming graphene on a surface
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
US9006803B2 (en) * 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
KR101244768B1 (ko) * 2011-05-04 2013-03-19 한국과학기술원 그래핀 게이트 전극을 이용한 비휘발성 메모리 소자
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103620733B (zh) * 2011-05-23 2018-04-24 新加坡国立大学 转印薄膜的方法
KR101797961B1 (ko) * 2011-06-09 2017-11-16 삼성전자주식회사 반도체 장치의 제조 방법
US9331272B2 (en) * 2011-06-10 2016-05-03 Seoul National University R&Db Foundation 3-dimensional (3D) non-volatile memory device and method of fabricating the same
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8685850B2 (en) * 2011-06-13 2014-04-01 Stmicroelectronics, Inc. System and method of plating conductive gate contacts on metal gates for self-aligned contact interconnections
EP2535937B1 (en) * 2011-06-17 2015-03-11 Friedrich-Alexander-Universität Erlangen-Nürnberg Electronic device
CA2845768A1 (en) * 2011-06-24 2012-12-27 Sharp Kabushiki Kaisha Display device and method for manufacturing same
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US9553195B2 (en) * 2011-06-30 2017-01-24 Applied Materials, Inc. Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation
US8514626B2 (en) * 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US8394682B2 (en) * 2011-07-26 2013-03-12 Micron Technology, Inc. Methods of forming graphene-containing switches
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9177872B2 (en) * 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
US8803129B2 (en) * 2011-10-11 2014-08-12 International Business Machines Corporation Patterning contacts in carbon nanotube devices
US8735971B2 (en) * 2011-12-02 2014-05-27 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
KR101906406B1 (ko) * 2011-12-30 2018-12-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101888003B1 (ko) * 2012-04-09 2018-08-13 삼성전자주식회사 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US20140004666A1 (en) * 2012-06-28 2014-01-02 International Business Machines Corporation Passivation of carbon nanotubes with molecular layers
US8815739B2 (en) * 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9614040B1 (en) * 2016-02-02 2017-04-04 International Business Machines Corporation Strained silicon germanium fin with block source/drain epitaxy and improved overlay capacitance
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
US10008583B1 (en) * 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
EP3676878A4 (en) * 2017-08-31 2020-11-04 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS AND RELATED PROCESSES
US10446664B1 (en) * 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
US11476252B2 (en) * 2019-08-28 2022-10-18 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and shared channel region
US11527623B2 (en) * 2020-07-28 2022-12-13 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11476254B2 (en) * 2021-01-29 2022-10-18 Micron Technology, Inc. Support pillars for vertical three-dimensional (3D) memory
US11631681B2 (en) * 2021-03-02 2023-04-18 Micron Technology, Inc. Vertical contacts for semiconductor devices
US11641732B2 (en) * 2021-04-22 2023-05-02 Micron Technology, Inc. Self-aligned etch back for vertical three dimensional (3D) memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209122A (ja) * 2002-01-16 2003-07-25 Seiko Epson Corp 有機半導体装置
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
JP2012516560A (ja) * 2009-01-30 2012-07-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法
JP2013511139A (ja) * 2009-11-13 2013-03-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 自己整列グラフェン・トランジスタ
WO2011074987A1 (en) * 2009-12-17 2011-06-23 Universitetssenteret På Kjeller Field effect transistor structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012080A (ja) * 2013-06-27 2015-01-19 株式会社半導体エネルギー研究所 半導体装置
JP2016171243A (ja) * 2015-03-13 2016-09-23 株式会社東芝 不揮発性半導体記憶装置
US10608009B2 (en) 2015-03-13 2020-03-31 Toshiba Memory Corporation Peripheral structure for NAND flash memory device

Also Published As

Publication number Publication date
US20160276454A1 (en) 2016-09-22
US20130049120A1 (en) 2013-02-28
US20180301539A1 (en) 2018-10-18
WO2013028685A3 (en) 2013-05-16
US20210273111A1 (en) 2021-09-02
EP2748856B1 (en) 2020-12-02
EP2748856A2 (en) 2014-07-02
CN103765595B (zh) 2017-02-15
US20200027990A1 (en) 2020-01-23
WO2013028685A2 (en) 2013-02-28
US20150236164A1 (en) 2015-08-20
US10446692B2 (en) 2019-10-15
US11011647B2 (en) 2021-05-18
US10002935B2 (en) 2018-06-19
KR20140036320A (ko) 2014-03-25
US9356155B2 (en) 2016-05-31
US8969154B2 (en) 2015-03-03
CN103765595A (zh) 2014-04-30
JP5883508B2 (ja) 2016-03-15
EP2748856A4 (en) 2015-07-29
KR101570945B1 (ko) 2015-11-20
US11652173B2 (en) 2023-05-16

Similar Documents

Publication Publication Date Title
JP5883508B2 (ja) 縦型トランジスタ素子、縦型トランジスタ素子のアレイを含む半導体素子構造体、および製造方法
CN110800113B (zh) 埋入式电力轨道
CN105793968B (zh) 包括源极/漏极和栅极通道的半导体器件
EP3827461B1 (en) Three-dimensional memory device having zigzag slit structures and method for forming the same
US9786788B1 (en) Vertical-transport FinFET device with variable Fin pitch
TWI529940B (zh) 相鄰元件之短路防範
KR101889662B1 (ko) 수직 게이트 올 어라운드(vgaa) 디바이스들 및 그 제조 방법들
US10483166B1 (en) Vertically stacked transistors
US20160343708A1 (en) Semiconductor devices and methods of manufacturing the same
US10020229B2 (en) Fin type field effect transistors with different pitches and substantially uniform fin reveal
US10867833B2 (en) Buried metal for FinFET device and method
US11721582B2 (en) Method of making 3D circuits with integrated stacked 3D metal lines for high density circuits
US11908747B2 (en) Method for designing three dimensional metal lines for enhanced device performance
WO2007054844A2 (en) Vertical insulated gate field-effect transistor and method of manufacturing the same
US20230378364A1 (en) 3d design with method of integration of high performance transistors using a streamlined process flow
US20230068854A1 (en) Method of making a plurality of 3d semiconductor devices with enhanced mobility and conductivity
US20230207667A1 (en) Ultra-dense three-dimensional transistor design
US20230207624A1 (en) 3d vertical nano sheet transistor design using semiconductive oxides and insulators for nano sheet cores
US20240120336A1 (en) 3d nanosheet stack with dual selective channel removal of high mobility channels
US11557519B2 (en) Optimum high density 3D device layout and method of fabrication
US20230301060A1 (en) Three-dimensional silicon nanosheet memory with metal capacitor
US20230079751A1 (en) Forming n-type and p-type horizontal gate-all-around devices

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160205

R150 Certificate of patent or registration of utility model

Ref document number: 5883508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250