KR101889662B1 - 수직 게이트 올 어라운드(vgaa) 디바이스들 및 그 제조 방법들 - Google Patents

수직 게이트 올 어라운드(vgaa) 디바이스들 및 그 제조 방법들 Download PDF

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치-하오 왕
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밍-샨 시에
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Abstract

수직 게이트 올 어라운드(vertical gate all around; VGAA) 디바이스들 및 그 제조 방법이 개시된다. VGAA 디바이스를 제조하기 위한 방법은, 도핑 영역으로부터 연장되는 돌출부의 제 1 부분의 상단 표면 및 측벽들을 노출하는 단계로서, 상기 돌출부의 제 2 부분은 게이트 스택에 의해 둘러싸이는, 상기 노출하는 단계; 및 에피택셜 성장 프로세스를 이용하여 상기 돌출부의 제 1 부분을 확대하는 단계를 포함한다.

Description

수직 게이트 올 어라운드(VGAA) 디바이스들 및 그 제조 방법들{VERTICAL GATE ALL AROUND (VGAA) DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 출원은 2015년 2월 13일 출원되고 발명의 명칭이 "Vertical Gate All Around (VGAA) Devices and Methods of Manufacturing the Same"인 미국 특허 출원 일련 번호 제14/621,628호의 계속-부분 출원이며, 상기 출원은 인용에 의해 본원에 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해 나노미터 기술 노드들로 진행됨에 따라, 제조 및 설계 양자의 이슈들에 대한 도전과제들은 수직 게이트 올 어라운드(vertical gate all around; VGAA) 트랜지스터와 같은 3-차원 설계들이 개발되게 하였다. 통상적인 VGAA 트랜지스터는 게이트 유전체 및 게이트 전극에 의해 반도체 나노와이어의 채널 영역의 완전한 포위를 통해 길이 방향을 따라 전하 캐리어들의 강화된 제어를 가능케 한다. VGAA 트랜지스터는 (예를 들어, 평면 트랜지스터에 비해) 감소된 쇼트 채널 효과(short channel effect)를 갖는데, 그 이유는 채널 영역은, 채널 영역의 자기장에 관한 소스/드레인의 효과가 (예를 들어, 평면 트랜지스터에 상대적으로) 감소될 수 있도록 게이트 전극에 의해 둘러싸일 수 있기 때문이다.
그러나 VGAA 트랜지스터들은 높은 접촉 저항 및 높은 기생 커패시턴스에 시달릴 수 있다. 따라서 더 낮은 접촉 저항 및 더 낮은 기생 커패시턴스를 갖는 VGAA 트랜지스터들을 제조하기 위해 제조 프로세스들의 개선이 필요하다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1h는 하나 이상의 실시예들에 따라, 제 1 수직 게이트 올 어라운드(vertical gate all around; VGAA) 디바이스 및 제 2 VGAA 디바이스를 갖는 반도체 디바이스를 제조하는 다양한 중간 단계들을 예시하는 프로세스 흐름을 도시한다.
도 2a 내지 도 2d는 하나 이상의 실시예들에 따라, 드레인 층들 및 드레인 층들의 표면들로부터 연장되는 확대된 드레인 영역들의 탑-다운 및 단면 뷰들을 도시한다.
도 3a 및 도 3b는 하나 이상의 실시예들에 따라 돌출부들의 다양한 형상들을 예시하는 탑-다운 뷰들을 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 스택들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들일 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "밑", "아래", "하위", "위에“"상위" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90°회전 또는 다른 배향들)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다.
도 1a 내지 도 1h는 하나 이상의 실시예들에 따라, 제 1 수직 게이트 올 어라운드(vertical gate all around; VGAA) 디바이스(102) 및 제 2 VGAA 디바이스(202)를 갖는 반도체 디바이스(100)를 제조하는 다양한 중간 단계들을 예시하는 프로세스 흐름을 도시한다. 예로서, 제 1 VGAA 디바이스(102)는 NMOS VGAA 디바이스일 수 있는 반면에, 제 2 VGAA 디바이스(202)는 PMOS VGAA 디바이스일 수 있다.
반도체 디바이스(100)는 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)가 형성되는 반도체 기판(104)을 포함할 수 있다. 반도체 기판(104)은 반도체 웨이퍼일 수 있고, 실리콘(Si); 게르마늄(Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체 또는 이들의 결합들을 포함할 수 있다. 반도체 기판(104)은 벌크(bulk) 반도체 기판, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판, 다중-층 또는 그라디언트 반도체 기판 등일 수 있다.
반도체 디바이스(100)는 제 1 도핑 영역(106) 및 제 1 도핑 영역(106)과 측방향으로 인접하고 분리된 제 2 도핑 영역(206)을 포함할 수 있다. 제 1 도핑 영역(106)은 제 1 VGAA 디바이스(102)의 부분 또는 일부일 수 있는 반면에, 제 2 도핑 영역(206)은 제 2 VGAA 디바이스(202)의 부분 또는 일부일 수 있다. 제 1 도핑 영역(106)은 제 1 전도율을 가질 수 있는 반면에, 제 2 도핑 영역(206)은 제 1 전도율과 상이한 제 2 전도율을 가질 수 있다. 예를 들어, 위에서 설명된 바와 같이, 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)는 각각 NMOS VGAA 디바이스 및 PMOS VGAA 디바이스일 수 있다. 이러한 실시예에서, 제 1 도핑 영역(106)은 N-타입 도펀트들(예컨대, 인 또는 비소)을 포함하는 반도체 물질(예컨대, 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 결합 등)을 포함할 수 있는 반면에, 제 2 도핑 영역(206)은 P-타입 도펀트들(예컨대, 붕소 또는 갈륨)을 포함하는 반도체 물질(예컨대, 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 결합들 등)을 포함할 수 있다.
제 1 도핑 영역(106) 및 제 2 도핑 영역(206)은 격리 피처(108)(예를 들어, 쉘로우-트랜치 격리 피처)에 의해 서로 분리될 수 있다. 격리 피처(108)는 유전체 물질(예를 들어, 실리콘 산화물 등)과 같은 절연 물질을 포함할 수 있고, 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)를 서로 전기적으로 격리하도록 역할할 수 있다. 격리 피처(108)는 제 1 도핑 영역(106) 및/또는 제 2 도핑 영역(206)에 리세스를 에칭하고 예를 들어, 절연체 상의 스핀(spin-on-dielectric; SOD) 프로세스 또는 임의의 다른 적합한 프로세스를 이용하여 절연 물질로 리세스를 충전함으로써 제 1 도핑 영역(106) 및 제 2 도핑 영역(206) 간에 형성될 수 있다.
반도체 디바이스(100)는 (예를 들어, 제 1 도핑 영역(106) 위에 배치되고 그로부터 연장하는) 제 1 돌출부들(110) 및 (예를 들어, 제 2 도핑 영역(206) 위에 배치되고 그로부터 연장하는) 제 2 돌출부들(210)을 포함할 수 있다. 제 1 돌출부들(110)은 제 1 VGAA 디바이스(102)의 부분 또는 일부일 수 있는 반면에, 제 2 돌출부들(210)은 제 2 VGAA 디바이스(202)의 부분 또는 일부일 수 있다. 도 1a에서 도시된 실시예에서, 단지 2개의 제 1 돌출부들(110) 및 단지 2개의 제 2 돌출부들(210)만이 예로서 도시된다. 그러나 다른 실시예들에서, 제 1 돌출부들(110)의 수 및/또는 제 2 돌출부들(210)의 수는 2개 미만(예를 들어, 1개) 또는 2개 초과(예를 들어, 3개, 4개, 또는 그 초과)일 수 있다. 제 1 돌출부들(110) 및/또는 제 2 돌출부들(210)은 나노와이어(nanowire)들로서 성형될 수 있다. 즉, 제 1 돌출부들(110) 및/또는 제 2 돌출부들(210)은, 예를 들어, 탑-다운 뷰들에서 바라볼 때 실질적으로 원 형상을 가질 수 있다. 대안적으로, 제 1 돌출부들(110) 및/또는 제 2 돌출부들(210)은 예를 들어, 탑-다운 뷰에서 바라볼 때 바(bar)들 또는 핀(fin)들로서 성형될 수 있다. 이 실시예들은 도 3a 및 도 3b에 관하여 아래에서 보다 상세히 설명된다.
제 1 VGAA 디바이스(102)를 참조하면, 제 1 돌출부들(110) 각각은 소스 층(110a), 채널 층들(110b), 및 드레인 층들(110c)을 포함하는 다중-층 반도체 기판일 수 있다. 특정한 실시예에서, 제 1 돌출부들(110)의 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)의 적어도 일부는 제 1 VGAA 디바이스(102)의 소스 영역들, 채널 영역들 및 드레인 영역들을 각각 형성한다.
소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)은 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 결합 등과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 예를 들어, 일 실시예에서, 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각은 도핑된 실리콘을 포함한다. 그러나 다른 실시예에서, 채널 층들(110b)은 도핑된 실리콘을 포함할 수 있는 반면에, 소스 층들(110a) 및 드레인 층들(110c)은 도핑된 실리콘 게르마늄을 포함한다. 몇몇 실시예들에서, 소스 층들(110a)은 제 1 도핑 영역(106)의 부분(예를 들어, 상위 부분)을 패터닝함으로써 형성될 수 있다. 결과적으로, 이러한 실시예들에서, 소스 층들(110a)은 제 1 도핑 영역(106)과 유사한 반도체 물질을 포함할 수 있다.
소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질은 또한, 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)이 제 1 도핑 영역(106)과 동일한 전도율(예를 들어, 제 1 전도율)을 갖게 하는 도펀트들을 포함한다. 예를 들어, 제 1 VGAA 디바이스(102)는 NMOS VGAA 디바이스일 수 있고, 결과적으로 제 1 돌출부들(110)의 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)은 인 또는 비소와 같은 N-타입 도펀트들로 도핑될 수 있다.
일 실시예에서, 제 1 도핑 영역(106), 소스 층들(110a), 및 드레인 층들(110c)의 도펀트 농도는 실질적으로 서로 동일할 수 있으며, 동시에, 채널 층들(110b)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제 1 도핑 영역(106), 소스 층들(110a), 및 드레인 층들(110c)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3의 범위 또는 심지어 더 클 수 있는 반면에, 채널 층들(110b)의 도펀트 농도는 약 1x1018 cm-3 미만일 수 있다. 이러한 실시예에서, 드레인 층들(110c)은 제 1 VGAA 디바이스(102)의 고도로 도핑된 드레인 영역들일 수 있다.
다른 실시예에서, 제 1 도핑 영역(106) 및 소스 층들(110a)의 도펀트 농도는 실질적으로 서로 동일할 수 있는 반면에, 동시에, 채널 층들(110b) 및 드레인 층들(110c)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제 1 도핑 영역(106) 및 소스 층들(110a)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3의 범위 또는 심지어 더 클 수 있는 반면에, 채널 층들(110b) 및 드레인 층들(110c)의 도펀트 농도는 약 1x1018 cm-3 미만일 수 있다. 이러한 실시예에서, 드레인 층들(110c)은 제 1 VGAA 디바이스(102)의 낮게 또는 적당히 도핑된 드레인 영역들일 수 있다.
제 1 도핑 영역(106) 및 제 1 돌출부들(110)은 제 1 도핑 영역(106)으로부터 연장되는 제 1 돌출부들(110)을 형성하기 위해 반도체 기판(104)의 적어도 일부 위에 (예를 들어, 제 1 에피택셜 성장 프로세스(epitaxial growth process)를 이용하여) 반도체 물질을 에피택셜 성장시키고 (예를 들어, 에칭 프로세스를 이용하여) 성장된 반도체 물질을 후속적으로 패터닝함으로써 형성될 수 있다. 몇몇 실시예들에서, 제 1 에피택셜 성장 프로세스는 분자 빔 에피택시(molecular beam epitaxy; MBE), 액체 상태 에피택시(liquid phase epitaxy; LPE), 증기 상태 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 결합일 수 있다. 다른 에피택셜 성장 프로세스들이 또한 가능할 수 있다. 위에서 설명된 바와 같이, 소스 층들(110a)은 제 1 도핑 영역(106)의 부분(예를 들어, 상위 부분)을 패터닝함으로써 형성될 수 있다. 결과적으로, 제 1 도핑 영역(106) 및 소스 층들(110a)의 반도체 물질은 동일한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 또한, 몇몇 실시예들에서, 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질은 동일한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 그러나 다른 실시예에서, 상이한 에피택셜 성장 프로세스들이 제 1 돌출부들(110)의 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)의 반도체 물질을 형성하는데 이용될 수 있다.
위에서 설명된 바와 같이, 제 1 도핑 영역(106) 및 제 1 돌출부들(110)은 도핑된 반도체 물질을 포함한다. 일 실시예에서, 도펀트들은, 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장되면 이들 피처들의 반도체 물질 내로 도입된다. 일 예로서, 제 1 도핑 영역(106)의 반도체 물질의 에피택셜 성장 프로세스 동안, 원하는 도펀트들을 포함하는 전구체들은 제 1 도핑 영역(106)의 반도체 물질에 대한 전구체 반응물에 따라 반응 용기에서 인 시추(in situ)로 배치된다. 이에 따라, 도펀트들은 제 1 도핑 영역(106)의 반도체 물질이 성장되는 동안, 제 1 도핑 영역(106)에 원하는 전도율 및 도펀트 농도를 제공하기 위해 제 1 도핑 영역(106)의 반도체 물질에 도입되고 포함된다. 위에서 제시된 예가 제 1 도핑 영역(106)에 관한 것이지만, 채널 층들(110b) 및 드레인 층들(110c) 각각의 반도체 물질이 성장될 때 이들 층들의 반도체 물질 내에 도펀트들을 도입하도록 유사한 프로세스가 이용될 수 있다.
대안적으로, 다른 실시예에서, 도펀트들은, 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c)의 반도체 물질이 성장된 이후 각각의 층의 반도체 물질 내로 도입될 수 있다. 일 예로서, 제 1 도핑 영역(106)의 반도체 물질은 도펀트들 없이 성장될 수 있고, 주입 프로세스 또는 확산 프로세스와 같은 도입 프로세스는, 채널 층들(110b)의 물질을 성장시키기 이전이지만, 이러한 에피택셜 성장 프로세스 이후 제 1 도핑 영역(106)의 물질 내로 도펀트들을 도입하는데 활용된다. 도펀트들이 제 1 도핑 영역(106)의 반도체 물질로 도입되면, 어닐(anneal) 프로세스가 도펀트들을 활성화하기 위해 수행될 수 있다. 그 후, 채널 층들(110b)의 반도체 물질의 에피택셜 성장이 시작될 수 있다. 위에 제시된 예가 제 1 도핑 영역(106)에 관한 것이지만, 채널 층들(110b) 및 드레인 층들(110c) 각각의 반도체 물질이 성장된 이후, 이들 층들의 반도체 물질 내에 도펀트들을 도입하기 위해 유사한 프로세스가 이용될 수 있다.
제 2 VGAA 디바이스(202)를 참조하면, 제 2 돌출부들(210) 각각은 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)을 포함하는 다중-층 반도체 기판일 수 있다. 특정한 실시예에서, 제 2 돌출부들(210)의 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)의 적어도 일부는 제 2 VGAA 디바이스(202)의 소스 영역들, 채널 영역들 및 드레인 영역들을 각각 형성한다.
소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)은 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 결합 등과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 예를 들어, 일 실시예에서, 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c) 각각은 도핑된 실리콘을 포함한다. 그러나 다른 실시예에서, 채널 층들(210b)은 도핑된 실리콘을 포함할 수 있는 반면에, 소스 층들(210a) 및 드레인 층들(210c)은 도핑된 실리콘 게르마늄을 포함한다. 몇몇 실시예들에서, 소스 층들(210a)은 제 2 도핑 영역(206)의 부분(예를 들어, 상위 부분)을 패터닝함으로써 형성될 수 있다. 결과적으로, 이러한 실시예들에서, 소스 층들(210a)은 제 2 도핑 영역(206)과 유사한 반도체 물질을 포함할 수 있다.
소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c) 각각의 반도체 물질은 또한, 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)이 제 2 도핑 영역(206)과 동일한 전도율(예를 들어, 제 2 전도율)을 갖게 하는 도펀트들을 포함하며, 이 전도율은 제 1 도핑 영역(106)의 전도율과 상이하다. 예를 들어, 제 2 VGAA 디바이스(202)는 PMOS VGAA 디바이스일 수 있고, 결과적으로 제 2 돌출부들(210)의 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)은 붕소 또는 갈륨와 같은 P-타입 도펀트들로 도핑될 수 있다.
일 실시예에서, 제 2 도핑 영역(206), 소스 층들(210a), 및 드레인 층들(210c)의 도펀트 농도는 실질적으로 서로 동일할 수 있으며, 동시에, 채널 층들(210b)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제 2 도핑 영역(206), 소스 층들(210a), 및 드레인 층들(210c)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3의 범위 또는 심지어 더 클 수 있는 반면에, 채널 층들(210b)의 도펀트 농도는 약 1x1018 cm-3 미만일 수 있다. 이러한 실시예에서, 드레인 층들(210c)은 제 2 VGAA 디바이스(202)의 고도로 도핑된 드레인 영역들일 수 있다.
다른 실시예에서, 제 2 도핑 영역(206) 및 소스 층들(210a)의 도펀트 농도는 실질적으로 서로 동일할 수 있는 반면에, 동시에, 채널 층들(210b) 및 드레인 층들(210c)의 도펀트 농도보다 더 클 수 있다. 예를 들어, 제 2 도핑 영역(206) 및 소스 층들(210a)의 도펀트 농도는 약 1x1019 cm-3 내지 약 1x1022 cm-3의 범위 또는 심지어 더 클 수 있는 반면에, 채널 층들(210b) 및 드레인 층들(210c)의 도펀트 농도는 약 1x1018 cm-3 미만일 수 있다. 이러한 실시예에서, 드레인 층들(210c)은 제 2 VGAA 디바이스(202)의 낮게 또는 적당히 도핑된 드레인 영역들일 수 있다.
제 2 도핑 영역(206) 및 제 2 돌출부들(210)은 제 2 도핑 영역(206)으로부터 연장되는 제 2 돌출부들(210)을 형성하기 위해 반도체 기판(104)의 적어도 일부 위에 (예를 들어, 제 2 에피택셜 성장 프로세스를 이용하여) 반도체 물질을 에피택셜 성장시키고 (예를 들어, 에칭 프로세스를 이용하여) 반도체 물질을 후속적으로 패터닝함으로써 형성될 수 있다. 몇몇 실시예들에서, 제 2 에피택셜 성장 프로세스는 분자 빔 에피택시(molecular beam epitaxy; MBE), 액체 상태 에피택시(liquid phase epitaxy; LPE), 증기 상태 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 결합일 수 있다. 다른 에피택셜 성장 프로세스들이 또한 가능할 수 있다. 위에서 설명된 바와 같이, 소스 층들(210a)은 제 2 도핑 영역(206)의 부분(예를 들어, 상위 부분)을 패터닝함으로써 형성될 수 있다. 결과적으로, 제 2 도핑 영역(206) 및 소스 층들(210a)의 반도체 물질은 동일한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 또한, 몇몇 실시예들에서, 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c) 각각의 반도체 물질은 동일한 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 그러나 다른 실시예에서, 상이한 에피택셜 성장 프로세스들이 제 2 돌출부들(210)의 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)의 반도체 물질을 형성하는데 이용될 수 있다.
위에서 설명된 바와 같이, 제 2 도핑 영역(206) 및 제 2 돌출부들(210)은 도핑된 반도체 물질을 포함한다. 실시예에서, 도펀트들은 제 2 도핑 영역(206) 및 제 2 돌출부들(210) 각각의 반도체 물질이 성장될 때 이들 피처들 각각의 반도체 물질 내로 도입된다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장되면 이들 층들 각각의 반도체 물질 내로 도펀트들을 도입하는 것에 관하여 위에서 주어진 설명은, 제 2 도핑 영역(206), 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)의 반도체 물질이 성장되면 이들 층들 각각의 반도체 물질에 도펀트들을 주입하는데 유사하게 적용될 수 있다.
대안적으로, 다른 실시예에서, 도펀트들은 제 2 도핑 영역(206), 및 제 2 돌출부들(210)의 반도체 물질이 성장된 이후 각각의 층의 반도체 물질 내로 도입될 수 있다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장된 이후 이들 층들 각각의 반도체 물질 내로 도펀트들을 도입하는 것에 관해 위에서 주어진 설명은 제 2 도핑 영역(206), 소스 층들(210a), 채널 층들(210b), 및 드레인 층들(210c)의 반도체 물질이 성장된 이후 이들 층들 각각의 반도체 물질 내로 도펀트들을 도입하는데 유사하게 적용될 수 있다.
도 1a에서 도시된 바와 같이, 반도체 디바이스(100)는 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)을 포함할 수 있다. 제 1 실리사이드 영역들(112)은 제 1 돌출부들(110)의 소스 층들(110a) 근위의 제 1 도핑 영역(106)의 부분들에 형성될 수 있고, 제 1 VGAA 디바이스(102)의 소스 층들(110a)에 대한 집적 디바이스 접촉들을 위해 이용될 수 있다. 일 예로서, 제 1 실리사이드 영역들(112)은 예를 들어, 탑-다운 뷰에서 바라볼 때 제 1 돌출부들(110)의 소스 층들(110a) 주위에 배치될 수 있다. 유사한 방식으로, 제 2 실리사이드 영역들(212)은 제 2 돌출부들(210)의 소스 층들(210a) 근위의 제 2 도핑 영역(206)의 부분들에 형성될 수 있으며, 제 2 VGAA 디바이스(202)의 소스 층(210a)에 대한 집적 디바이스 접촉들을 위해 이용될 수 있다. 일 예로서, 제 2 실리사이드 영역들(212)은 예를 들어, 탑-다운 뷰에서 바라볼 때 제 2 돌출부들(210)의 소스 층들(210a) 주위에 배치될 수 있다.
제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)은, 예를 들어, 제 1 돌출부들(110) 및 제 2 돌출부들(210)을 형성하는 패터닝 프로세스 이후 실리사이드 프로세스 또는 다른 적합한 방법들을 이용하여 형성될 수 있다. 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)은 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)의 실리사이드 화합물들을 형성하는데 이용될 수 있는 하나 이상의 금속 종들을 포함할 수 있다. 예를 들어, 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)은 티타늄(예를 들어, TiSi2), 코발트(예를 들어, CoSi2), 니켈(예를 들어, NiSi), 이들의 결합들 등의 실리사이드 화합물들을 포함할 수 있다.
도 1a에서 도시된 바와 같이, 반도체 디바이스(100)는 제 1 돌출부들(110)의 채널 층들(110b)에 인접하게 배치되는(예를 들어, 둘러싸는) 제 1 게이트 스택들(114) 및 제 2 돌출부들(210)의 채널 층들(210b)에 인접하게 배치되는(예를 들어, 둘러싸는) 제 2 게이트 스택들(214)을 포함할 수 있다. 예를 들어, 탑-다운 뷰에서 바라볼 때, 예를 들어, 제 1 게이트 스택들(114)은 제 1 돌출부들(110)의 채널 층들(110b)의 모든 측면들을 에워쌀 수 있는 반면에, 제 2 게이트 스택들(214)은 제 2 돌출부들(210)의 채널 층들(210b)의 모든 측면들을 에워쌀 수 있다.
제 1 게이트 스택들(114) 및 제 2 게이트 스택들(214)은 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212) 위에 그리고 제 1 돌출부들(110) 및 제 2 돌출부들(210)의 소스 층들(110a 및 210a) 주위에 형성되는 제 1 스페이서 층(116) 위에 배치될 수 있다. 제 1 스페이서 층(116)의 일부는 또한 도 1a에서 도시된 바와 같이 격리 피처(108) 위에 배치될 수 있다. 제 1 스페이서 층(116)은, 제 1 게이트 스택들(114)이 아래 놓이는 제 1 도핑 영역(106)에 전기적으로 접촉하는 것을 방지하는 절연층을 제공하는데 이용될 수 있다. 제 1 스페이서 층(116)은 또한 제 2 게이트 스택들(214)이 아래 놓이는 제 2 도핑 영역(206)에 전기적으로 접촉하는 것을 방지한다.
몇몇 실시예들에서, 제 1 스페이서 층(116)은 예를 들어, CVD, PVD, ALD 등과 같은 임의의 적합한 프로세스를 이용하여 형성되는 실리콘 질화물과 같은 유전체 물질을 포함할 수 있다. 몇몇 실시예들에서, 제 1 스페이서 층(114)의 증착은 제 1 실리사이드 영역들(112) 및 제 2 실리사이드 영역들(212)의 형성 이후 수행되는 컨포멀 프로세스(conformal process)일 수 있다. 에칭 백 프로세스(etch back process)는 제 1 돌출부들(110) 및 제 2 돌출부들(210)의 상단 표면들로부터, 드레인 층들(110c 및 210c)의 측벽들로부터, 그리고 채널 층들(110b 및 210b)의 측벽들로부터 제 1 스페이서 층(116)의 과도한 부분들을 제거하도록 후속적으로 수행될 수 있다.
제 1 게이트 스택들(114) 각각은 컨포멀한 제 1 게이트 유전체(114a) 및 제 1 게이트 유전체(114a) 위에 형성되는 제 1 게이트 전극(114b)을 포함할 수 있다. 유사한 방식으로, 제 2 게이트 스택들(214) 각각은 컨포멀한 제 2 게이트 유전체(214a) 및 제 2 게이트 유전체(214a) 위에 형성되는 제 2 게이트 전극(214b)을 포함할 수 있다. 제 1 게이트 유전체(114a) 및 제 2 게이트 유전체(214a)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함할 수 있다. 부가적으로 또는 대안적으로, 제 1 게이트 유전체(114a) 및 제 2 게이트 유전체(214a)는 하이-k 유전체 물질을 포함할 수 있다. 이러한 실시예들에서, 제 1 게이트 유전체(114a) 및 제 2 게이트 유전체(214a)는 금속 산화물 또는 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 결합의 실리케이트 등을 포함할 수 있다. 제 1 게이트 유전체(114a) 및 제 2 게이트 유전체(214a)는 분자 빔 증착(molecular beam deposition; MBD), ALD, PECVD 등에 의해 형성될 수 있다.
제 1 게이트 전극(114b) 및 제 2 게이트 전극(214b)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄탈륨 탄소(TaC), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 이들의 결합들, 이들의 다중-층들 등과 같은 금속-함유 물질을 포함할 수 있다. 도 1a에서 도시된 예에서, 제 1 게이트 전극(114b)은 제 1 게이트 유전체(114a) 위에 컨포멀하게 형성되는 다중-층 구조를 포함한다. 그러나 다른 실시예들에서, 제 1 게이트 전극(114b)은 단일-층 구조를 포함할 수 있다. 도 1a에서 도시된 예에서, 제 2 게이트 전극(214b)은 제 2 게이트 유전체(214a) 위에 컨포멀하게 형성되는 단일-층 구조를 포함한다. 그러나 다른 실시예들에서, 제 2 게이트 전극(214b)은 다중-층 구조를 포함할 수 있다.
도 1a의 제 1 게이트 전극(114b) 및 제 2 게이트 전극(214b)은 각각 제 1 게이트 유전체(114a) 및 제 2 게이트 유전체(214a) 위에 컨포멀하게 형성된다. 그러나 다른 실시예들에서, 제 1 게이트 전극(114b) 및 제 2 게이트 전극(214b)은 컨포멀한 구조가 아닐 수 있고, 대신, MBD, ALD, PECVD 등과 같은 적합한 증착 프로세스를 이용하여 형성될 수 있다. 이러한 실시예들에서, 에칭 백 프로세스는 제 1 돌출부들(110)의 상단 표면들로부터 그리고 제 1 돌출부들(110)의 드레인 층들(110c)의 측벽들로부터 제 1 게이트 전극(114b)의 과도한 부분들을 제거하도록 수행될 수 있다. 이 에칭 백 프로세스는 제 2 돌출부들(210)의 상단 표면들로부터 그리고 제 2 돌출부들(210)의 드레인 층들(210c)의 측벽들로부터 제 2 게이트 전극(214b)의 과도한 부분들을 또한 제거할 수 있다.
반도체 디바이스(100)는 제 1 게이트 스택들(114) 및 제 2 게이트 스택들(214) 위에 배치되는 제 2 스페이서 층(118a, 118b)을 더 포함할 수 있다. 제 2 스페이서 층(118a, 118b)은 산화물 층(118a)(예를 들어, 실리콘 산화물 또는 실리콘 이산화물) 및/또는 질화물 층(118b)(예를 들어, 실리콘 질화물)을 포함할 수 있다. 제 2 스페이서 층(118a, 118b)은 CVD, PVD, ALD 등과 같은 임의의 적합한 프로세스를 이용하여 형성될 수 있다. 에칭 백 프로세스는 도 1a에서 도시된 바와 같이, 제 1 돌출부들(110) 및 제 2 돌출부들(210)의 상단 표면들로부터, 그리고 제 1 돌출부들(110) 및 제 2 돌출부들(210)의 드레인 층들(110c 및 210c)의 측벽들의 적어도 일부로부터 제 2 스페이서 층(118)의 과도한 부분들을 제거하도록 수행될 수 있다. 이에 따라, 드레인 층들(110c 및 210c)의 상단 표면들 및 드레인 층들(110c 및 210c)의 측벽들의 적어도 일부는 하기의 프로세스 흐름 단계들에 노출되고 처해질 수 있다.
하기의 프로세스 단계들에서, 제 1 돌출부들(110)의 드레인 층들(110c) 및 제 2 돌출부들(210)의 드레인 층들(210c)은 예를 들어, 에피택셜 성장 프로세스를 이용하여 확대될 수 있다. 하기의 설명은 제 2 돌출부들(210)의 드레인 층들(210c)을 에피택셜 성장시키기 이전에, 제 1 돌출부들(110)의 드레인 층들(110c)을 에피택셜 성장시키는 예를 도시한다. 그러나 다른 실시예에서, 제 1 돌출부들(110)의 드레인 층들(110c)은 제 2 돌출부들(210)의 드레인 층들(210c)을 에피택셜 성장시킨 이후 에피택셜 성장될 수 있다. 또 다른 실시예에서, 제 1 돌출부들(110)의 드레인 층들(110c)은 에피택셜 성장될 수 있는 반면에, 제 2 돌출부들(210)의 드레인 층들(210c)은 확대 없이 유지된다. 또 다른 실시예에서, 제 2 돌출부들(210)의 드레인 층들(210c)은 에피택셜 성장될 수 있는 반면에, 제 1 돌출부들(110)의 드레인 층들(110c)은 확대 없이 유지된다. 하기의 설명에서 제시되는 적절한 프로세스 흐름 단계들이 이들 다른 실시예에 적용될 수 있다.
도 1b에서 도시된 바와 같이, 제 1 하드 마스크(120)는 제 2 스페이서 층(118), 제 1 돌출부들(110) 및 제 2 돌출부들(210) 위에 형성(예를 들어, 컨포멀하게 형성)될 수 있다. 제 1 하드 마스크(120)는 제 2 스페이서 층(118a, 118b), 제 1 돌출부들(110) 및 제 2 돌출부들(210)의 노출된 표면들을 완전히 커버할 수 있다. 결과적으로, 제 1 하드 마스크(120)는 제 1 돌출부들(110)의 드레인 층들(110c)의 노출된 측벽들 및 제 2 돌출부들(210)의 드레인 층들(210c)의 노출된 측벽들을 커버할 수 있다
제 1 하드 마스크(120)는 산화물 층(120a)(예를 들어, 실리콘 산화물 또는 실리콘 이산화물을 포함함) 및 산화물 층(120a) 위에 형성되는 질화물 층(120b)(예를 들어, 실리콘 질화물을 포함함)을 포함할 수 있다. 제 1 하드 마스크(120)의 산화물 층(120a) 및 질화물 층(120b)은 화학 기상 증착, 플라스마 강화된 화학 기상 증착, 원자 층 증착 등과 같은 적합한 프로세스를 이용하여 형성될 수 있다. 그러나 제 1 하드 마스크(120)의 산화물 층(120a) 및 질화물 층(120b)을 형성하는 다른 적합한 방법들이 활용될 수 있다. 제 1 하드 마스크(120)는 약 2nm와 약 60nm 사이, 예컨대 약 40nm의 두께로 형성될 수 있다.
제 1 하드 마스크(120)가 형성되면, 제 1 하드 마스크(120)의 부분은 제 2 돌출부들(210)의 드레인 층들(210c)이 커버된 채로 유지되면서 제 1 돌출부들(110)의 드레인 층들(110c)을 노출하도록 제거될 수 있다. 즉, 제 1 하드 마스크(120)는 제 1 게이트 스택들(114) 위에 배치된 제 2 스페이서 층(118)의 부분들 및 제 1 돌출부들(110)의 드레인 층들(110c)의 측벽들을 노출하도록 패터닝될 수 있는 반면에, 제 1 하드 마스크(120)의 잔여 부분은 제 2 게이트 스택들(214) 위에 배치된 제 2 스페이서 층(118)의 부분들 및 제 2 돌출부들(210)의 드레인 층들(210c)의 측벽들을 계속 커버한다. 이 단계는 도 1c에서 예시된다. 일 실시예에서, 마스킹 및 에칭 프로세스(예를 들어, 건식 및/또는 습식 에칭 프로세스)는 제 1 돌출부들(110)의 드레인 층들(110c)의 측벽들 및 제 1 게이트 스택들(114) 위에 배치되는 제 2 스페이서 층(118)의 부분들을 노출하는데 이용될 수 있다. 그러나 제 1 하드 마스크(120)의 부분을 제거하는 다른 적합한 방법들이 다른 실시예들에서 활용될 수 있다는 것이 이해되어야 한다.
도 1d를 참조하면, 제 3 에피택셜 성장 프로세스(122)는 제 1 돌출부들(110)의 드레인 층들(110c)을 확대하도록 수행될 수 있어서, 제 1 돌출부들(110)의 드레인 층들(110c)의 노출된 표면들 위에 제 1 확대된 드레인 영역들(124)을 형성한다. 제 3 에피택셜 성장 프로세스(122)는 저온 에피택셜 성장 프로세스, 예를 들어, 약 400℃ 내지 약 650℃의 범위, 예컨대 465℃의 온도에서 수행될 수 있다. 제 3 에피택셜 성장 프로세스(122)는 분자 빔 에피택시(molecular beam epitaxy; MBE), 액체 상태 에피택시(liquid phase epitaxy; LPE), 증기 상태 애피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 결합들일 수 있다. 실시예에서, 제 3 에피택셜 성장 프로세스(122)는 약 2분 내지 약 90분의 범위(예를 들어, 약 15분)의 시간 지속기간 동안 수행될 수 있다. 이는 약 1nm 내지 약 50nm 범위(예를 들어, 약 10nm)의 두께(T1)를 갖는 제 1 확대된 드레인 영역들(124)을 발생시키지만, 다른 두께들 및 시간 지속기간들이 가능할 수 있다. 제 3 에피택셜 성장 프로세스(122)는 하나 이상의 프로세스 가스들 및 하나 이상의 캐리어 가스들의 이용을 포함할 수 있다. 실시예에서, 하나 이상의 프로세스 가스들은 실리콘 염화물 수소화물(SiCl2H2), 실란(SiH4), 포스핀(PH3), 이들의 결합들 등을 포함할 수 있다. 하나 이상의 캐리어 가스들은 질소(N2) 및/또는 수소(H2)를 포함할 수 있다. 위에서 설명된 프로세스 조건들 하에서, 제 3 에피택셜 성장 프로세스(122)는 분당 약 0.5nm 내지 분당 약 3nm의 범위(예를 들어, 분당 약 1nm)의 성장 레이트를 가질 수 있다.
제 1 확대된 드레인 영역들(124)은 제 1 도핑 영역(106) 및 드레인 층들(110c)과 동일한 전도율(예를 들어, 제 1 전도율)을 갖는 도핑된 반도체 물질을 포함할 수 있다. 제 1 확대된 드레인 영역들(124)의 도펀트 농도는 제 1 도핑 영역(106)의 도펀트 농도와 실질적으로 동일할 수 있다. 일 실시예에서, 도펀트들은 제 1 확대된 드레인 영역들(124)의 반도체 물질이 성장되면 제 1 확대된 드레인 영역들(124)의 반도체 물질 내로 도입된다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장되면 이들 층들의 반도체 물질 내로 도펀트들을 도입하는 것에 관하여 위에서 주어진 설명은 제 1 확대된 드레인 영역들(124)의 반도체 물질이 성장되면 제 1 확대된 드레인 영역들(124)의 반도체 물질 내로 도펀트들을 도입하는 것에 유사하게 적용될 수 있다
대안적으로, 다른 실시예에서, 도펀트들은 제 1 확대된 드레인 영역들(124)의 반도체 물질이 성장된 이후 제 1 확대된 드레인 영역들(124)의 반도체 물질 내로 도입될 수 있다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장된 이후 이들 층들의 반도체 물질 내로 도펀트들을 도입하는 것에 관하여 위에서 주어진 설명은 제 1 확대된 드레인 영역들(124)의 반도체 물질이 성장된 이후 제 1 확대된 드레인 영역들(124)의 반도체 물질 내로 도펀트을 도입하는 것에 유사하게 적용될 수 있다.
위에서 설명된 바와 같이, 제 3 에피택셜 성장 프로세스(122)는 드레인 층들(110c)의 노출된 표면들 상에 반도체 물질을 형성할 수 있다. 드레인 층들(110c)의 노출된 표면들은 드레인 층들(110c)의 노출된 측벽들 및 상단 표면들을 포함한다. 반도체 물질의 성장은 옆 방향으로(예를 들어, 드레인 층들(110c)의 측벽들로부터 측방향으로 떨어져서), 수직 방향으로(예를 들어, 반도체 기판(104)으로부터 반대 방향으로), 또는 그의 결합(예를 들어, 불명확한 방향으로) 진행될 수 있다.
도 2a는 제 1 돌출부들(110)이 나노와이어들로서 성형되는 실시예에서 드레인 층들(110c) 및 제 1 확대된 드레인 영역들(124)의 탑-다운 뷰를 도시한다. 도 2b는 드레인 층(110c)은 탑-다운 뷰에서 바라볼 때 드레인 층들(110c) 중 하나의 다양한 표면들에 대한 격자면들(밀러(Miller) 인덱스들로서 표현됨)의 배향을 도시한다.
도 1d에서 도시된 드레인 층들(110c) 및 제 1 확대된 드레인 영역들(124)의 단면뷰는 도 2a의 라인 A-A'을 따라 취해질 수 있다. 도 2a의 라인 A-A'를 따라 취해진 제 1 돌출부들(110)의 드레인 층들(110c) 및 제 1 확대된 드레인 영역들(124)의 확대된 단면뷰는 도 2c에서 예시된다. 도 2a의 라인 B-B'를 따라 취해진 제 1 돌출부들(110)의 드레인 층들(110c) 및 제 1 확대된 드레인 영역들(124)의 확대된 단면뷰는 도 2d에서 예시된다.
도 2b, 2c 및 2d에서 도시된 바와 같이, 드레인 층들(110c)의 다양한 표면들은 상이한 격자면 배향들을 가질 수 있다. 드레인 층들(110c)의 표면 상의 반도체 물질의 성장은 표면의 격자면 배향에 의존할 수 있다. 예를 들어, 격자면 배향(100)을 갖는 표면 상의 반도체 물질의 성장 레이트는 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트보다 더 클 수 있다. 또한, 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트는 격자면 배향(111)을 갖는 표면 상의 반도체 물질의 성장 레이트보다 더 클 수 있다. 예를 들어, 제 3 에피택셜 성장 프로세스(122)에 대해, 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트는 분당 약 0.5nm 내지 분당 약 3nm의 상술된 범위의 상위 범위(예를 들어, 분당 약 1.5nm 내지 분당 약 3nm)에 있을 수 있는 반면에, 격자면 배향(111)을 갖는 표면 상의 반도체 물질의 성장 레이트는 분당 약 0.5nm 내지 분당 약 3nm의 상술된 범위의 하위 범위(예를 들어, 분당 약 0.5nm 내지 분당 약 1.5nm)에 있을 수 있을 수 있다. 결과적으로, 제 3 에피택셜 성장 프로세스(122)는 반도체 물질이 드레인 층들(110c)의 노출된 표면들 상에서 성장하게 할 수 있어서, 제 1 확대된 드레인 영역들(124)은 기준 라인(R)(예를 들어, 수평 기준 라인)에 대해 다양한 각도들로 대하고 다양한 배향들을 갖는 다양한 면들(또는 겉면(face)들)(F1 내지 F6)(도 2d에서 도시됨)을 포함하게 된다. 예로서, 드레인 층들(110c)의 하단 영역들(110cb) 부근의 제 1 확대된 드레인 영역들(124)의 면들(F4, F5 및 F6)은 드레인 층들(110c)의 측벽들로부터 거리(B)를 확장할 수 있다. 몇몇 실시예들에서, 거리(b)는 약 0nm 내지 약 50nm의 범위, 예컨대, 약 10nm 내지 약 40nm의 범위, 예를 들어, 약 25nm일 수 있다. 또한, 기준 라인(R)(예를 들어, 수평 기준 라인)과 제 1 확대된 드레인 영역들(124)의 이들 면들(F4, F5 및 F6) 간에 대해지는 각도(c)는 약 0도 내지 약 90도의 범위, 예를 들어, 약 30도 내지 약 60도의 범위, 예를 들어, 약 35도 내지 약 55도의 범위에 있을 수 있다.
위에서 설명된 바와 같이, 제 3 에피택셜 성장 프로세스(122)는 약 10분 내지 약 90분의 범위의 시간 지속기간(예를 들어, 약 15분) 동안 수행될 수 있다. 이 시간 지속기간에 의존하여, 제 1 드레인 층(110c1)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)은, 제 1 드레인 층(110c1)에 측방향으로 인접한 제 2 드레인 층(110c2)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)과 물리적으로 접촉할 수 있거나 접촉하지 않을 수 있다. 예를 들어, 제 3 에피택셜 성장 프로세스(122)가 더 긴 시간의 지속기간 동안(예를 들어, 약 15분 초과) 적용되는 경우, 제 1 드레인 층(110c1)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)은 (예를 들어, 도 2c 및 도 2d에서 도시된 바와 같이) 제 1 드레인 층(110c1)에 측방향으로 인접한 제 2 드레인 층(110c2)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)에 물리적으로 접촉할 수 있다. 그러나 제 3 에피택셜 성장 프로세스(122)가 더 짧은 시간의 지속기간(예를 들어, 15분 미만) 동안 적용되는 실시예에서, 제 1 드레인 층(110c1)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)은 제 1 드레인 층(110c1)에 측방향으로 인접한 제 2 드레인 층(110c2)의 노출된 표면들 위에 형성되는 제 1 확대된 드레인 영역들(124)에 물리적으로 접촉하지 않을 수 있다. 인접한 드레인 층들(110c)의 제 1 확대된 드레인 영역들(124)이 서로 물리적으로 접촉하는 실시예에서, 제 1 확대된 드레인 영역들(124)이 물리적으로 서로 접촉하는 영역의 두께(T2)(도 2d에서 도시됨)는 약 1nm 내지 약 50nm의 범위, 예를 들어, 약 10nm 내지 약 40nm의 범위, 예를 들어, 약 25nm일 수 있다.
도 1e를 참조하면, 프로세스 흐름은 (예를 들어, 제 2 하드 마스크(126)로) 제 1 확대된 드레인 영역들(124)을 마스킹하고, 제 2 돌출부들(210)의 드레인 층들(210c) 위에 배치된 제 1 하드 마스크(120)의 일부를 제거하는 것으로 지속된다. 이는 제 2 돌출부들(210)의 드레인 층들(210c) 위에 배치되는 제 1 하드 마스크(120)의 일부 및 제 1 확대된 드레인 영역들(124) 위에 제 2 하드 마스크(126)를 증착함으로써(예를 들어, 스핀-온 코팅, 화학 기상 증착, 플라스마 강화된 화학 기장 증착에 의해) 달성될 수 있다. 제 2 하드 마스크(126)는 제 1 하드 마스크(120)와 유사한 물질들을 포함할 수 있다. 후속적으로, 평탄화 프로세스(예를 들어, 화학 기계적 폴리싱 프로세스)가 제 2 하드 마스크(126)를 평탄화하고 제 2 돌출부들(210)의 드레인 층들(210c) 위에 배치된 제 1 하드 마스크(120)의 일부를 제거하도록 수행될 수 있다. 이것에 이어, 에칭 프로세스(예를 들어, 습식 및/또는 건식 에칭 프로세스)는 도 1e에서 도시된 바와 같이, 제 2 돌출부들(210)의 드레인 층들(210c)을 노출하도록, 제 2 돌출부들(210)의 드레인 층들(210c) 위에 배치된 제 1 하드 마스크(120)의 일부를 제거하게 수행될 수 있다. 제 1 하드 마스크(120) 상에서 수행되는 평탄화 프로세스 및 에칭 프로세스는 간략함을 위해 프로세스 흐름에서 도시되지 않는다.
도 1f를 참조하면, 제 4 에피택셜 성장 프로세스(222)는 제 2 돌출부들(210)의 드레인 층들(210c)을 확대하도록 수행될 수 있어서, 드레인 층들(210c)의 노출된 표면들 위에 제 2 확대된 드레인 영역들(224)을 형성한다. 제 4 에피택셜 성장 프로세스(222)는 약 400℃ 내지 약 650℃의 범위, 예컨대 465℃의 온도에서 수행되는 저온 에피택셜 성장 프로세스일 수 있다. 제 4 에피택셜 성장 프로세스(222)는 분자 빔 에피택시(molecular beam epitaxy; MBE), 액체 상태 에피택시(liquid phase epitaxy; LPE), 증기 상태 애피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 결합들일 수 있다. 실시예에서, 제 4 에피택셜 성장 프로세스(222)는 약 10분 내지 약 90분의 범위(예를 들어, 약 15분)의 시간 지속기간 동안 수행될 수 있다. 이는 약 1nm 내지 약 50nm 범위(예를 들어, 약 10nm)의 두께(T3)를 갖는 제 2 확대된 드레인 영역들(224)을 발생시키지만, 다른 두께들 및 시간 지속기간들이 가능할 수 있다. 제 4 에피택셜 성장 프로세스(222)는 하나 이상의 프로세스 가스들 및 하나 이상의 캐리어 가스들의 이용을 포함할 수 있다. 실시예에서, 제 4 에피택셜 성장 프로세스(222)의 하나 이상의 프로세스 가스들은 실리콘 염화물 수소화물(SiCl2H2), 실란(SiH4), 저메인(GeH4), 디보란(B2H6), 이들의 결합들 등을 포함할 수 있다. 하나 이상의 캐리어 가스들은 질소(N2) 및/또는 수소(H2)를 포함할 수 있다. 위에서 설명된 프로세스 조건들 하에서, 제 4 에피택셜 성장 프로세스(222)는 분당 약 0.5nm 내지 분당 약 3nm의 범위(예를 들어, 분당 약 1nm)의 성장 레이트를 가질 수 있다.
제 2 확대된 드레인 영역들(224)은 제 2 도핑 영역(206)과 동일한 전도율(예를 들어, 제 2 전도율)을 갖는 도핑된 반도체 물질을 포함할 수 있다. 제 2 확대된 드레인 영역들(224)의 도펀트 농도는 제 2 도핑 영역(206)의 도펀트 농도와 실질적으로 동일할 수 있다. 일 실시예에서, 도펀트들은 제 2 확대된 드레인 영역들(224)의 반도체 물질이 성장되면 제 2 확대된 드레인 영역들(224)의 반도체 물질 내로 도입된다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장되면 이들 층들의 반도체 물질 내로 도펀트들을 도입하는 것에 관하여 위에서 주어진 설명은 제 2 확대된 드레인 영역들(224)의 반도체 물질이 성장되면 제 2 확대된 드레인 영역들(224)의 반도체 물질 내로 도펀트들을 도입하는 것에 유사하게 적용될 수 있다
대안적으로, 다른 실시예에서, 도펀트들은 제 2 확대된 드레인 영역들(224)의 반도체 물질이 성장된 이후 제 2 확대된 드레인 영역들(224)의 반도체 물질 내로 도입될 수 있다. 제 1 도핑 영역(106), 소스 층들(110a), 채널 층들(110b), 및 드레인 층들(110c) 각각의 반도체 물질이 성장된 이후 이들 층들의 반도체 물질 내로 도펀트들을 도입하는 것에 관하여 위에서 주어진 설명은 제 2 확대된 드레인 영역들(224)의 반도체 물질이 성장된 이후 제 2 확대된 드레인 영역들(224)의 반도체 물질 내로 도펀트을 도입하는 것에 유사하게 적용될 수 있다.
위에서 설명된 바와 같이, 제 4 에피택셜 성장 프로세스(222)는 드레인 층들(210c)의 노출된 표면들 상에 반도체 물질을 형성할 수 있다. 드레인 층들(210c)의 노출된 표면들은 드레인 층들(210c)의 노출된 측벽들 및 상단 표면들을 포함한다. 반도체 물질의 성장은 측방향으로(예를 들어, 드레인 층들(210c)의 측벽들로부터 반대 방향으로), 수직 방향으로(예를 들어, 반도체 기판(104)으로부터 반대 방향으로), 또는 그의 결합(예를 들어, 불명확한 방향으로) 진행될 수 있다.
제 1 돌출부들(110)의 드레인 층들(110c)에 관하여 위에서 설명된 바와 같이, 드레인 층들(110c)의 다양한 표면들은 이들 표면들 상의 반도체 물질의 성장에 영향을 줄 수 있는 상이한 격자면 배향들을 가질 수 있다. 유사한 방식으로, 제 2 돌출부들(210)의 드레인 층들(210c)의 다양한 표면들은 (도 2b에서 도시된 배향과 유사한) 상이한 격자면 배향들을 가질 수 있다. 드레인 층들(210c)의 표면 상의 반도체 물질의 성장은 표면의 격자면 배향에 의존할 수 있다. 예를 들어, 격자면 배향(100)을 갖는 표면 상의 반도체 물질의 성장 레이트는 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트보다 더 클 수 있다. 또한, 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트는 격자면 배향(111)을 갖는 표면 상의 반도체 물질의 성장 레이트보다 더 클 수 있다. 예를 들어, 제 4 에피택셜 성장 프로세스(222)에 대해, 격자면 배향(110)을 갖는 표면 상의 반도체 물질의 성장 레이트는 분당 약 0.5nm 내지 분당 약 3nm의 상술된 범위의 상위 범위(예를 들어, 분당 약 1.5nm 내지 분당 약 3nm)에 있을 수 있는 반면에, 격자면 배향(111)을 갖는 표면 상의 반도체 물질의 성장 레이트는 분당 약 0.5nm 내지 분당 약 3nm의 상술된 범위의 하위 범위(예를 들어, 분당 약 0.5nm 내지 분당 약 1.5nm)에 있을 수 있을 수 있다. 결과적으로, 제 4 에피택셜 성장 프로세스(222)는 반도체 물질이 드레인 층들(210c)의 노출된 표면들 상에서 성장하게 할 수 있어서, 제 2 확대된 드레인 영역들(224)은 (도 2d에서 도시된 제 1 확대된 드레인 영역들(124)의 면들(F1 내지 F6)와 매우 유사하게) 기준에 대해 다양한 각도들로 대하고 다양한 배향들을 갖는 다양한 면들(또는 겉면들)을 포함하게 된다. 유사하게, 드레인 층들(210c)의 하단 영역들 부근의 제 2 확대된 드레인 영역들(224)의 면들은 드레인 층들(210c)의 측벽들로부터 거리만큼 연장할 수 있다. 몇몇 실시예들에서, 이 거리는 제 2 확대된 드레인 영역들(224)에 관하여 위에서 설명된 거리(b)와 유사한 범위에 있을 수 있다. 그러나 위에서 설명된 바와 같이, 제 2 돌출부들(210)은 PMOS VGAA 디바이스의 부분 또는 일부일 수 있다. 실제로, P-타입 에피택셜 결정화는 그 N-타입 에피택셜 결정화를 수행하는데 더 쉽게 되게 할 수 있다. 이것은 드레인 층들(210c)의 하단 영역 부근의 제 2 확대된 드레인 영역들(224)의 면들과 드레인 층들(210c)의 측벽들 간의 거리가 드레인 층들(110c)의 하단 영역 부근의 제 1 확대된 드레인 영역들(124)의 면들과 드레인 층들(110c)의 측벽들 간의 상술된 거리(b)보다 더 작게 되게 할 수 있다. 그러나 기준 라인(R)과 제 2 확대된 드레인 영역들(224)의 이들 면들 간의 대해지는 각도는 제 1 확대된 드레인 영역들(124)에 관해 위에서 설명된 각도(c)와 유사한 범위에 있을 수 있고, 그것과 실질적으로 동일할 수 있다.
위에서 설명된 바와 같이, 제 4 에피택셜 성장 프로세스(222)는 약 10분 내지 약 90분의 범위(예를 들어, 약 15분)의 시간 지속기간 동안 수행될 수 있다. 이 시간 지속기간에 의존하여, 제 1 드레인 층들(210c)의 노출된 표면들 위에 형성된 제 2 확대된 드레인 영역들(224)은, 제 1 드레인 층(210c)에 측방향으로 인접한 제 2 드레인 층(110c)의 노출된 표면들 위에 형성되는 제 2 확대된 드레인 영역들(124)에 물리적으로 접촉하거나 접촉하지 않을 수 있다. 인접한 제 2 확대된 드레인 영역들(224) 간에 물리적 접촉이 이루어지는 실시예에서, 이들 제 2 확대된 드레인 영역들(224)이 물리적으로 접촉하는 영역의 두께가 제 1 확대된 드레인 영역들(124)에 관하여 위에서 설명된 두께(T2)(도 2d에서 도시됨)와 실질적으로 동일할 수 있다.
도 1g를 참조하면, 제 1 확대된 드레인 영역들(124) 위에 배치되는 제 2 하드 마스크(126)는, 제 1 확대된 드레인 영역들(124)과 제 2 확대된 드레인 영역들(224)을 노출하도록 (예를 들어, 에칭 프로세스에 의해) 제거될 수 있다.
도 1h을 참조하면, 프로세스 흐름은 제 1 확대된 드레인 영역들(124) 위에 제 1 드레인 접촉(128) 및 제 2 확대된 드레인 영역들(224) 위에 제 2 드레인 접촉(228)을 형성하도록 (예를 들어, 다수의 프로세스 흐름 단계들에서) 지속될 수 있다. 제 1 드레인 접촉(128)은 제 1 확대된 드레인 영역들(124) 위에 배치되는 제 1 드레인 실리사이드(128c) 및 제 1 드레인 실리사이드(128c) 위에 배치되는 제 1 전도성 층들(128b 및 128a)을 포함할 수 있다. 제 1 드레인 실리사이드(128c)는 제 1 실리사이드 영역들(112)과 유사한 물질들을 포함할 수 있다. 제 1 전도성 층들(128b 및 128a)은 구리, 텅스텐 등과 같은 전도성 물질을 포함할 수 있다. 제 2 드레인 접촉(228)은 제 2 확대된 드레인 영역들(224) 위에 배치되는 제 2 드레인 실리사이드(228c) 및 제 2 드레인 실리사이드(228c) 위에 배치되는 제 2 전도성 층들(228b 및 228a)을 포함할 수 있다. 제 2 드레인 실리사이드(228c)는 제 2 실리사이드 영역들(212)과 유사한 물질들을 포함할 수 있다. 제 2 전도성 층들(228b 및 228a)은 구리, 텅스텐 등과 같은 전도성 물질을 포함할 수 있다.
도 1h에서 도시된 구조의 제조에 이어, (예를 들어, 산화물 및/또는 질화물을 포함하는) 유전체 물질은 제 1 드레인 접촉(128) 및 제 2 드레인 접촉(228) 위에 증착되고, 예를 들어, 제 1 드레인 접촉(128) 및 제 2 드레인 접촉(228)의 모든 측들 상에서 제 1 드레인 접촉(128) 및 제 2 드레인 접촉(228)을 완전히 커버할 수 있다. 제 1 드레인 접촉(128) 및 제 2 드레인 접촉(228)을 완전히 커버하는 유전체 물질은, 예로서, 반도체 디바이스(100)의 층간 유전체(ILD) 층을 형성할 수 있다.
도 1a 및 도 1h에서 예시된 프로세스 흐름에 의해 제공되는 효과는, 제 1 확대된 드레인 영역들(124)이 없는 NMOS VGAA 디바이스(이하, 단지 간결함 및 편의를 위해 종래의 NMOS VGAA 디바이스로서 지칭됨)에 비해, 제 1 VGAA 디바이스(102)의 드레인 영역들과 제 1 드레인 접촉(128) 간의 더 큰 접촉 영역이다. 유사하게, 도 1a 및 도 1h에서 예시된 프로세스 흐름은, 제 2 확대된 드레인 영역들(224)이 없는 PMOS VGAA 디바이스(이하, 단지 간결함 및 편의를 위해 종래의 PMOS VGAA 디바이스로서 지칭됨)에 비해, 제 2 VGAA 디바이스(202)의 드레인 영역들과 제 2 드레인 접촉(228) 간의 더 큰 접촉 영역을 유도한다. 예를 들어, 제 1 돌출부들(110) 및 제 2 돌출부들(210)이 2 x 3 행렬들로서 배열되는 실시예에서, 제 1 드레인 접촉(128)과 제 1 확대된 드레인 영역들(124) 간의 접촉 영역은 약 3000nm2 내지 약 4000nm2 범위(예를 들어, 약 3500nm2)에 있을 수 있다. 제 2 드레인 접촉(228)과 제 2 확대된 드레인 영역들(224) 간의 접촉 영역은 유사한 범위에 있을 수 있다. 비교하면, 종래의 NMOS VGAA 디바이스와 종래의 PMOS VGAA 디바이스의 드레인 접촉과 드레인 영역들 간의 접촉 영역은 약 1000nm2 내지 약 2000nm2의 범위(예를 들어, 약 1600nm2)에 있을 수 있다. 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 드레인 접촉과 드레인 영역들 간의 접촉 영역의 이러한 증가는 결국, 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 더 낮은 접촉 저항들은 물론, 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)에 대한 더 큰 드레인 패드를 유도한다. 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)에 대한 더 큰 드레인 패드 랜딩(landing)은 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)에 대한 드레인 패드 인클로저 윈도우들의 더 나은 제어를 유도한다. 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 접촉 저항들은 제 1 확대된 드레인 영역들(124) 및 제 2 확대된 드레인 영역들(224)의 반도체 물질들을 현명하게 선택함으로써 추가로 감소될 수 있다는 것이 주의된다. 예를 들어, 제 1 확대된 드레인 영역들(124) 및 제 2 확대된 드레인 영역들(224)의 반도체 물질들이 실리콘 및 게르마늄 둘 다를 포함하는 실시예에서, 실리콘에 비해 더 높은 게르마늄 농도는 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 접촉 저항을 추가로 감소시킬 수 있다. 다른 예에서, 제 1 확대된 드레인 영역들(124) 및 제 2 확대된 드레인 영역들(224)의 반도체 물질들은 실리콘이 없을 수 있고, 이는 또한 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 접촉 저항들이 감소하게 할 수 있다. 예시로서, 제 1 확대된 드레인 영역들(124) 및 제 2 확대된 드레인 영역들(224)은 순수 게르마늄, 그룹 III-V 반도체 물질, 또는 이들의 결합(예를 들어, 순수 게르마늄의 층 및 그룹 III-V 반도체 물질의 다른 층을 포함하는 다중층 구조)을 포함할 수 있다. 이 예에서, 제 1 VGAA 디바이스(102) 및 제 2 VGAA 디바이스(202)의 접촉 저항은 또한 감소될 수 있다.
도 3a 및 도 3b는 제 1 돌출부들(110) 또는 제 2 돌출부들(210)의 평면뷰들(예를 들어, 탑-다운 뷰들)을 도시한다. 도 3a 및 도 3b에는 또한 드레인 층들(110c 또는 210c)의 노출된 측벽들 위에 각각 형성되는 제 1 확대된 드레인 영역들(124) 또는 제 2 확대된 드레인 영역들(224)이 도시된다. 도 3a에서 도시된 바와 같이, 제 1 돌출부들(110) 또는 제 2 돌출부들(210)은 약 5nm 내지 약 20nm의 범위, 예를 들어, 약 10nm의 직경(D)을 갖는 나노와이어들(예를 들어, 실질적으로 원 형상을 가짐)로서 성형될 수 있다. 도 3b의 실시예에서, 그러나 제 1 돌출부들(110) 또는 제 2 돌출부들(210)은 제 1 방향에서 제 1 측방향 범위(L1) 및 제 1 방향과 실질적으로 수직인 제 2 방향에서 제 2 측방향 범위(L2)를 갖는 바들 또는 핀들로서 성형될 수 있다. 도 3b에서 도시된 바와 같이 제 1 측방향 범위(L1)는 제 2 측방향 범위(L2)와 상이하다(예를 들어, 더 작다). 일 실시예에서, 제 1 측방향 범위(L1)는 약 5 nm 내지 약 20nm의 범위(예를 들어, 약 10nm)에 있을 수 있는 반면에, 제 2 측방향 범위(L2)는 약 5nm 내지 약 2000nm의 범위(예를 들어, 약 60nm)에 있을 수 있다. 몇몇 실시예들에서, 제 2 측방향 범위(L2)는 약 2000nm보다 더 클 수 있다.
본 명세서에서 제시되는 실시예에 따라, 수직 게이트 올 어라운드 디바이스를 제조하는 방법은, 도핑 영역으로부터 연장되는 돌출부의 제 1 부분의 상단 표면 및 측벽들을 노출하는 단계로서, 돌출부의 제 2 부분은 게이트 스택에 의해 둘러싸이는, 상기 노출하는 단계; 및 에피택셜 성장 프로세스를 이용하여 돌출부의 제 1 부분을 확대하는 단계를 포함한다.
본 명세서에서 제시되는 실시예에 따라, 수직 게이트 올 어라운드 디바이스를 제조하는 방법은, 기판 위에 제 1 도핑 영역을 형성하는 단계로서, 상기 제 1 도핑 영역은 제 1 전도율 및 기판으로부터 멀어지는 방향으로 연장되는 제 1 돌출부를 갖는, 상기 제 1 도핑 영역을 형성하는 단계; 제 1 도핑 영역에 측방향으로 인접하게 제 2 도핑 영역을 형성하는 단계로서, 상기 제 2 도핑 영역은 제 1 전도율과 상이한 제 2 전도율 및 기판으로부터 멀어지는 방향으로 연장되는 제 2 돌출부를 갖는, 상기 제 2 도핑 영역을 형성하는 단계; 제 1 돌출부의 드레인 층의 표면들을 노출하는 단계로서, 상기 제 1 돌출부의 채널 층은 제 1 게이트 스택에 의해 둘러싸이는, 상기 제 1 돌출부의 드레인 층의 표면들을 노출하는 단계; 제 2 돌출부의 드레인 층의 표면들을 노출하는 단계로서, 상기 제 2 돌출부의 채널 층은 제 2 게이트 스택에 의해 둘러싸이는, 상기 제 2 돌출부의 드레인 층의 표면들을 노출하는 단계; 및 제 1 돌출부 및 제 2 돌출부의 드레인 층들의 노출된 표면들 위에 반도체 물질을 에피택셜 성장시키는 단계를 포함한다.
본 명세서에서 제시되는 실시예에 따라, 수직 게이트 올 어라운드 디바이스는, 반도체 기판; 반도체 기판 위의 도핑 영역; 반도체 기판으로부터 멀어지는 방향으로 도핑 영역으로부터 연장되는 돌출부로서, 상기 돌출부는 도핑 영역 부근의 소스 층, 소스 층 위에 배치되는 채널 층 및 채널 층 위에 배치되는 드레인 층을 포함하는, 상기 돌출부; 돌출부의 채널 층을 둘러싸는 게이트 스택; 및 돌출부의 상단 표면 위에 배치되고 드레인 층의 측벽들로부터 연장되는 확대된 드레인 영역을 포함한다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 방법에 있어서,
    실리사이드 부분을 형성하기 위해 도핑 영역을 실리사이드화(siliciding)하는 단계;
    상기 실리사이드 부분 위에 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 상단 표면 위에 게이트 스택을 형성하는 단계;
    상기 도핑 영역으로부터 연장되는 돌출부의 제 1 부분의 상단 표면 및 측벽을 노출하는 단계로서, 상기 돌출부의 제 2 부분은 상기 게이트 스택에 의해 둘러싸이는 것인, 노출 단계; 및
    에피택셜 성장 프로세스(epitaxial growth process)를 이용하여 상기 돌출부의 제 1 부분을 확대하는(enlarge) 단계를 포함하고, 상기 확대된 제 1 부분은 상이한 격자면 배향들을 갖는 복수의 면(facet)들을 갖는 것인, 방법.
  2. 제1항에 있어서,
    상기 확대하는 단계는, 상기 돌출부의 제 1 부분의 노출된 상단 표면 및 노출된 측벽 위에 반도체 물질을 에피택셜 성장시키는 단계를 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 에피택셜 성장 프로세스는 400℃ 내지 650℃의 범위의 온도에서 수행되는 것인, 방법.
  4. 제1항에 있어서,
    상기 돌출부의 제 1 부분은 수직 게이트 올 어라운드 디바이스(vertical gate all around device)의 드레인 영역의 적어도 일부를 포함하고, 상기 돌출부의 제 2 부분은 수직 게이트 올 어라운드 디바이스의 채널 영역을 포함하며, 상기 돌출부의 제 3 부분은 상기 수직 게이트 올 어라운드 디바이스의 소스 영역을 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 돌출부의 제 1 부분의 상단 표면 및 측벽을 노출하는 단계는, 상기 돌출부의 제 1 부분의 상단 표면 및 측벽 위에 배치되는 유전체 물질을 에칭하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 도핑 영역의 도펀트 농도는 상기 돌출부의 제 1 부분의 도펀트 농도보다 더 큰 것인, 방법.
  7. 방법에 있어서,
    기판 위에 제 1 도핑 영역―상기 제 1 도핑 영역은 제 1 전도율 및 상기 기판으로부터 멀어지는 방향으로 연장되는 제 1 돌출부를 가짐―을 형성하는 단계;
    상기 제 1 도핑 영역에 측방향으로 인접하게 제 2 도핑 영역―상기 제 2 도핑 영역은 상기 제 1 전도율과 상이한 제 2 전도율 및 상기 기판으로부터 멀어지는 방향으로 연장되는 제 2 돌출부를 가짐―을 형성하는 단계;
    제 1 실리사이드 부분 및 제 2 실리사이드 부분 각각을 형성하기 위해 상기 제 1 도핑 영역 및 상기 제 2 도핑 영역을 실리사이드화(siliciding)하는 단계;
    상기 제 1 실리사이드 부분 및 상기 제 2 실리사이드 부분 위에 제 1 스페이서 층을 형성하는 단계;
    상기 제 1 스페이서 층의 상단 표면 위에 게이트 스택을 형성하는 단계;
    상기 제 1 돌출부―상기 제 1 돌출부의 채널 층은 제 1 게이트 스택에 의해 둘러싸임―의 드레인 층의 표면을 노출하는 단계;
    상기 제 2 돌출부―상기 제 2 돌출부의 채널 층은 제 2 게이트 스택에 의해 둘러싸임―의 드레인 층의 표면을 노출하는 단계;
    스페이서―상기 스페이서는 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택 사이에서 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택에 측방향으로 인접하되, 상기 제 1 게이트 스택 및 상기 제2 게이트 스택과 접촉함―를 형성하는 단계; 및
    상기 제 1 돌출부 및 상기 제 2 돌출부의 드레인 층의 노출된 표면 위에 반도체 물질을 에피택셜 성장시키는 단계를 포함하고, 상기 에피택셜 성장된 반도체 물질은 상이한 격자면 배향들을 갖는 복수의 면(facet)들을 갖는 것인, 방법.
  8. 제7항에 있어서,
    상기 에피택셜 성장시키는 단계는,
    제 1 에피택셜 성장 프로세스를 이용하여 상기 제 1 돌출부의 드레인 층의 노출된 표면 위에 제 1 전도율을 갖는 반도체 물질을 에피택셜 성장시키는 단계; 및
    제 2 에피택셜 성장 프로세스를 이용하여 상기 제 2 돌출부의 드레인 층의 노출된 표면 위에 제 2 전도율을 갖는 반도체 물질을 에피택셜 성장시키는 단계
    를 포함하는 것인, 방법.
  9. 제7항에 있어서,
    상기 제 1 돌출부의 드레인 층 및 채널 층은 NMOS 수직 게이트 올 어라운드 디바이스의 드레인 영역 및 채널 영역을 포함하고,
    상기 제 2 돌출부의 드레인 층 및 채널 층은 PMOS 수직 게이트 올 어라운드 디바이스의 드레인 영역 및 채널 영역을 포함하는 것인, 방법.
  10. 수직 게이트 올 어라운드 디바이스(vertical gate all around device)에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 도핑 영역;
    상기 반도체 기판으로부터 멀어지는 방향으로 상기 도핑 영역으로부터 연장되고, 상기 도핑 영역 부근의 소스 층, 상기 소스 층 위에 배치되는 채널 층 및 상기 채널 층 위에 배치되는 드레인 층을 포함하는, 돌출부;
    상기 돌출부의 채널 층을 둘러싸는 게이트 스택; 및
    상기 돌출부의 상단 표면 위에 배치되고 상기 돌출부의 드레인 층의 측벽으로부터 연장되는 확대된 드레인 영역을 포함하고,
    상기 확대된 드레인 영역은 상이한 격자면 배향들을 갖는 복수의 면(facet)들을 갖고, 상기 도핑 영역은 실리사이드 영역을 포함하고, 상기 실리사이드 영역 위에 스페이서 층이 배치되고, 상기 스페이서 층의 상단 표면 위에 상기 게이트 스택이 배치되는 것인, 수직 게이트 올 어라운드 디바이스.
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