TWI595567B - 環繞式垂直閘極裝置與其製造方法 - Google Patents

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張家豪
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陳振隆
王景祺
劉繼文
連萬益
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Description

環繞式垂直閘極裝置與其製造方法
本揭露是關於一種半導體裝置與其製造方法，且特別是關於一種環繞式垂直閘極裝置與其製造方法。
隨著半導體工業為了追求更高元件密度、更高效能，及較低成本而已發展到奈米技術節點，來自製造及設計問題之挑戰已帶來三維設計之發展，此等設計諸如環繞式垂直閘極(vertical gate all around；VGAA)電晶體。典型的環繞式垂直閘極電晶體使得能夠藉由閘極介電質及閘極電極，通過半導體奈米線之通道區域之完全包圍來實現沿縱向的電荷載子之增強控制。環繞式垂直閘極電晶體具有降低的短通道效應(例如，與平面電晶體相比)，因為通道區域可能藉由閘極電極所圍繞，以便源極/汲極區域對通道區域之電場之效應可得以降低(例如，相對於平面晶體管)。
然而，環繞式垂直閘極電晶體可能遭受高接觸電阻及高寄生電容之損壞。因而，需要製程中之改良以便以較低接觸電阻及較低寄生電容製造環繞式垂直閘極電晶體。
本揭露之一實施例提供一種製造環繞式垂直閘極裝置之方法包含：暴露自摻雜區域延伸之突起部分之第一部分的頂表面及側壁，其中突起部分之第二部分係由閘極堆疊圍繞；且使用磊晶生長製程增大突起部分之第一部分。
本揭露之另一實施例提供一種製造環繞式垂直閘極裝置之方法包含：在基板之上形成第一摻雜區域，此第一摻雜區域具有第一傳導率及遠離此基板延伸之第一突起部分；形成橫向地鄰近於第一摻雜區域之第二摻雜區域，第二摻雜區域具有不同於第一傳導率之第二傳導率及遠離此基板延伸之第二突起部分；暴露第一突起部分之汲極層之表面，其中第一突起部分之通道層係由第一閘極堆疊所圍繞；暴露第二突起部分之汲極層之表面，其中第二突起部分之通道層係由第二閘極堆疊所圍繞；在第一突起部分及第二突起部分之汲極層的暴露表面之上磊晶生長半導體材料。
本揭露之又一實施例提供一種環繞式垂直閘極裝置包含：半導體基板；在此半導體基板之上的摻雜區域；突起部分，遠離半導體基板自摻雜區域延伸，此突起部分包含鄰近此摻雜區域之源極層，設置於此源極層之上的通道層，及設置於此通道層之上的汲極層；閘極堆疊，環繞此突起部分之通道層；及增大汲極區域，設置於頂表面之上且自突起部分之汲極層之側壁延伸。
100‧‧‧半導體裝置
102‧‧‧第一環繞式垂直閘極裝置
104‧‧‧半導體基板
106‧‧‧第一摻雜區域
108‧‧‧隔離特徵
110‧‧‧第一突起部分
110a‧‧‧源極層
110b‧‧‧通道層
110c‧‧‧汲極層
110c1‧‧‧第一汲極層
110c2‧‧‧第二汲極層
110cb‧‧‧底部區域
111‧‧‧晶格面定向
112‧‧‧第一矽化物區域
114‧‧‧第一閘極堆疊
114a‧‧‧第一閘極介電質
114b‧‧‧第一閘極電極
116‧‧‧第一間隔物層
118a‧‧‧第二間隔物層
118b‧‧‧第二間隔物層
120a‧‧‧氧化層
120b‧‧‧氮化層
122‧‧‧第三磊晶生長製程
124‧‧‧第一增大汲極區域
126‧‧‧第二硬式遮罩
128‧‧‧第一汲極觸點
128a‧‧‧第一導電層
128b‧‧‧第一導電層
128c‧‧‧第一汲極矽化物
202‧‧‧第二環繞式垂直閘極裝置
206‧‧‧第二摻雜區域
210‧‧‧第二突起部分
210a‧‧‧源極層
210b‧‧‧通道層
210c‧‧‧汲極層
214‧‧‧第二閘極堆疊
214a‧‧‧第二閘極介電質
214b‧‧‧第二閘極電極
222‧‧‧第四磊晶生長製程
224‧‧‧第二增大汲極區域
228a‧‧‧第二導電層
228b‧‧‧第二導電層
228c‧‧‧第二汲極矽化物
T1、T2、T3‧‧‧厚度
D‧‧‧直徑
L1‧‧‧第一橫向範圍
L2‧‧‧第二橫向範圍
當與附圖一起閱讀本案之態樣時，本案之態樣將自以下詳細描述中最佳地理解。應將注意，根據本行業中之標準實作規範，各種特徵不必按比例繪製。事實上，為了論述之清楚起見，可任意地增加或減小各種特徵之尺寸。
第1A圖至第1H圖繪示根據本揭露一或更多個實施例之環繞式垂直閘極裝置的製程流程，此製程流程繪示製造具有第一環繞式垂直閘極(VGAA)裝置及第二環繞式垂直閘極裝置之半導體裝置之中間步驟。
第2A圖至第2D圖繪示根據本揭露一或更多個實施例的環繞式垂直閘極裝置的汲極層及自汲極層之表面延伸之放大汲極區域的自上而下的視圖及剖視圖。
第3A圖及第3B圖繪示根據本揭露一或更多個實施例的環繞式垂直閘極裝置的俯視圖，此等俯視圖繪示突起部分之各種形狀。
以下揭示內容提供用於實施所提供之標的之不同特徵的許多不同實施例，或實施例。在下文中描述元件及堆疊之特定實施例以簡化本案。當然，此等特定實施例僅為實施例且不意欲作為限制。例如，在下文描述中之第一特徵位於或在第二特徵之上的結構可包含其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包含其中額外特徵可形成在第一特徵與第二特徵之間，以使得第一特徵及第二特徵可不直接接觸之 實施例。此外，本案可在各種實施例中重複元件符號及/或字母。此重複係為了簡單且清晰之目的，且其本身不指定所論述之各種實施例及/或配置之間的關係。
此外，諸如「在......之下(beneath)」、「在...... 下(below)」、「下部(lower)」、「在......上(above)」、「上部(upper)」等等之空間相對術語可在本文中為便於描述而使用，以描述一元件或特徵的相對於如附圖中所示之另一元件或特徵之關係。空間相對術語意欲包含除附圖中所示之定向之外的在使用或操作中之裝置之不同定向。裝置可經另外地定向(旋轉90度或以其他定向)且本文中使用之空間相對描述語言可同樣相應地解釋。
第1A圖至第1H圖繪示根據本揭露一或更多個實 施例之環繞式垂直閘極裝置的製程流程，此製程流程繪示製造具有第一環繞式垂直閘極(VGAA)裝置102及第二環繞式垂直閘極裝置202之半導體裝置100之各種中間步驟。舉例而言，第一環繞式垂直閘極裝置102可以為NMOS環繞式垂直閘極裝置，而第二環繞式垂直閘極202可以為PMOS環繞式垂直閘極裝置。
半導體裝置100可包含半導體基板104，在此半導 體基板104之上形成第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202。半導體基板104可以為半導體晶片且可包含矽(Si)；鍺(Ge)；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP，及/或 GalnAsP；或上述材料之組合。半導體基板104可以為塊狀半導體基板、絕緣體上半導體(semiconductor-on-insulator)基板、多層或梯度半導體基板，等等。
半導體裝置100可包含第一摻雜區域106及第二 摻雜區域206，此第二摻雜區域206與第一摻雜區域106側向相鄰且分離。第一摻雜區域106可以為第一環繞式垂直閘極裝置102之一局部或部分，而第二摻雜區域206可以為第二環繞式垂直閘極裝置202之一局部或部分。第一摻雜區域106可具有第一傳導率，而第二摻雜區域206可具有不同於第一傳導率之第二傳導率。例如，如上所述，第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202可以分別為NMOS環繞式垂直閘極裝置及PMOS環繞式垂直閘極裝置。在此實施例中，第一摻雜區域106可包含含有N型摻雜劑(諸如磷或砷)之半導體材料(諸如矽、鍺、矽鍺、上述材料之組合，等等)，而第二摻雜區域206可包含含有P型摻雜劑(諸如硼或鎵)之半導體材料(諸如矽、鍺、矽鍺、上述材料之組合，等等)。
第一摻雜區域106及第二摻雜區域206可藉由隔 離特徵108(例如，淺溝槽隔離特徵)彼此分離。隔離特徵108可包含諸如介電材料(例如氧化矽等)之絕緣材料，且隔離特徵108可用於將第一環繞式垂直閘極裝置102與第二環繞式垂直閘極裝置202彼此電氣絕緣。隔離特徵108可藉由在第一摻雜區域106及/或第二摻雜區域206中蝕刻凹槽且以絕緣材料填充此凹槽而於第一摻雜區域106與第二摻雜區域206之間形 成，此填充使用例如旋塗式介電質(spin-on-dielectric；SOD)製程，或任何其他適當製程進行。
半導體裝置100可包含第一突起部分110(例如， 設置於第一摻雜區域106之上且自第一摻雜區域106延伸)及第二突起部分210(例如，設置於第二摻雜區域206之上且自第二摻雜區域206延伸)。第一突起部分110可以為第一環繞式垂直閘極裝置102之一局部或部分，而第二突起部分210可以為第二環繞式垂直閘極裝置202之一局部或部分。在第1A圖中所示之實施例中，作為實施例繪示僅兩個第一突起部分110及僅兩個第二突起部分210。然而，在其他實施例中，第一突起部分110之數目及/或第二突起部分210之數目可小於二(例如一)或大於二(例如，三、四，或更大)。第一突起部分110及/或第二突起部分210可經成形為奈米線。換言之，例如，當以俯視圖查看時，第一突起部分110及/或第二突起部分210實質上為圓形。或者，例如，當以俯視圖查看時，第一突起部分110及/或第二突起部分210可經成形為棒形或鰭形。此等實施例相對於第3A圖及第3B圖更加詳細地描述如下。
參照第一環繞式垂直閘極裝置102，第一突起部 分110之每一者可為多層半導體基板，此多層半導體基板包含源極層110a、通道層110b，及汲極層110c。在部分實施例中，第一突起部分110之源極層110a、通道層110b，及汲極層110c之至少一部分分別地形成第一環繞式垂直閘極裝置102之源極區域、通道區域，及汲極區域。
源極層110a、通道層110b，及汲極層110c可包含 任何適當的半導體材料，諸如矽、鍺、矽鍺、上述材料之組合，等等。例如，在實施例中，源極層110a、通道層110b，及汲極層110c中之每一者包含摻雜矽。然而，在另一實施例中，通道層110b可包含摻雜矽，而源極層110a及汲極層110c包含摻雜矽鍺。在一些實施例中，源極層110a可藉由圖案化第一摻雜區域106之一部分(例如上部)形成。因此，在此等實施例中，源極層110a可包含與第一摻雜區域106類似之半導體材料。
源極層110a，通道層110b，及汲極層110c中之每 一者之半導體材料亦包含摻雜劑，此等摻雜劑促使源極層110a、通道層110b，及汲極層110c具有與第一摻雜區域106相同之傳導率(例如，第一傳導率)。例如，第一環繞式垂直閘極裝置102可為NMOS環繞式垂直閘極裝置且，因此，第一突起部分110之源極層110a、通道層110b，及汲極層110c可摻雜有諸如磷或砷之N型摻雜劑。
在實施例中，第一摻雜區域106、源極層110a， 及汲極層110c之摻雜劑濃度可實質上彼此相等，且可同時大於通道層110b之摻雜劑濃度。例如，第一摻雜區域106、源極層110a，及汲極層110c之摻雜劑濃度可在自約1×1019cm-3至約1×1022cm-3或甚至更大濃度之間，而通道層110b之摻雜劑濃度可小於約1×1018cm-3。在此實施例中，汲極層110c可為第一環繞式垂直閘極裝置102之高度摻雜汲極區域。
在另一實施例中，第一摻雜區域106及源極層 110a之摻雜劑濃度可實質上彼此相等，且可同時大於通道層 110b及汲極層110c之摻雜劑濃度。例如，第一摻雜區域106及源極層110a之摻雜劑濃度可在自約1×1019cm-3至約1×1022cm-3或甚至更大濃度之間，而通道層110b及汲極層110c之摻雜劑濃度可小於約1×1018cm-3。在此實施例中，汲極層110c可以為第一環繞式垂直閘極裝置102之較低或適度摻雜之汲極區域。
第一摻雜區域106及第一突起部分110可藉由在 半導體基板104之至少一部分之上磊晶生長半導體材料(例如，利用第一磊晶生長製程)，且隨後圖案化此生長之半導體材料(例如，利用蝕刻製程)以形成自第一摻雜區域106延伸之第一突起部分110來形成。在一些實施例中，第一磊晶生長製程可以為分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)，或上述各者之組合。其他磊晶生長製程可亦為可能的。 如上所述，源極層110a可藉由圖案化第一摻雜區域106之一部分(例如，上部)形成。因此，第一摻雜區域106及源極層110a之半導體材料可使用相同磊晶生長製程形成。此外，在一些實施例中，源極層110a、通道層110b，及汲極層110c之每一者之半導體材料可使用相同磊晶生長製程形成。然而，在另一實施例中，不同的磊晶生長製程可用以形成第一突起部分110之源極層110a、通道層110b，及汲極層110c之半導體材料。
如上所述，第一摻雜區域106及第一突起部分110 包含摻雜半導體材料。在實施例中，當第一摻雜區域106、源 極層110a、通道層110b，及汲極層110c之每一者之半導體材料生長時，摻雜劑經引入至此等特徵之半導體材料中。舉例而言，在第一摻雜區域106之半導體材料之磊晶生長製程期間，包含所需摻雜劑之前驅物與用於第一摻雜區域106之半導體材料之前驅反應物一起經原位放入反應容器中。同樣地，摻雜劑經引入且併入第一摻雜區域106之半導體材料中，以當第一摻雜區域106之半導體材料生長時，為第一摻雜區域106提供所需傳導率及摻雜劑濃度。儘管上文提供之實施例係針對第一摻雜區域106，但是當通道層110b及汲極層110c中之每一者之半導體材料生長時，可使用類似製程引入摻雜劑至此等層之半導體材料中。
或者，在另一實施例中，在第一摻雜區域106、 源極層110a、通道層110b，及汲極層110c之半導體材料生長之後，可將摻雜劑引入至每一層之半導體材料中。舉例而言，第一摻雜區域106之半導體材料可在無摻雜劑之情況下生長；且在此磊晶生長製程之後，但在生長通道層110b之材料之前，利用諸如注入製程或擴散製程之引入製程以引入摻雜劑至第一摻雜區域106之材料中。一旦摻雜劑已經引入第一摻雜區域106之半導體材料，可執行退火製程以激活摻雜劑。其後，可開始通道層110b之半導體材料之磊晶生長。儘管上文提供之實施例係針對第一摻雜區域106，但是在通道層110b，及汲極層110c中之每一者之半導體材料生長之後，可使用類似製程引入摻雜劑至通道層110b之半導體材料中。
參照第二環繞式垂直閘極裝置202，第二突起部 分210中之每一者可為多層半導體基板，此多層半導體基板包含源極層210a、通道層210b，及汲極層210c。在特定實施例中，第二突起部分210之源極層210a、通道層210b，及汲極層210c之至少一部分分別地形成第二環繞式垂直閘極裝置202之源極區域、通道區域，及汲極區域。
源極層210a、通道層210b，及汲極層210c可包 含任何適當的半導體材料，諸如矽、鍺、矽鍺、上述材料之組合，等等。例如，在實施例中，源極層210a、通道層210b，及汲極層210c中之每一者包含摻雜矽。然而，在另一實施例中，通道層210b可包含摻雜矽，而源極層210a及汲極層210c包含摻雜矽鍺。在一些實施例中，源極層210a可藉由圖案化第二摻雜區域206之一部分(例如上部)形成。因此，在此等實施例中，源極層210a可包含與第二摻雜區域206類似的半導體材料。
源極層210a、通道層210b，及汲極層210c中之 每一者之半導體材料亦包含摻雜劑，此等摻雜劑促使源極層210a、通道層210b，及汲極層210c具有與第二摻雜區域206相同之傳導率(例如，第二傳導率)，此傳導率與第一摻雜區域106之傳導率不同。例如，第二環繞式垂直閘極裝置202可以為PMOS環繞式垂直閘極裝置且，因此，第二突起部分210之源極層210a、通道層210b，及汲極層210c可摻雜有諸如硼或鎵之P型摻雜劑。
在實施例中，第二摻雜區域206、源極層210a， 及汲極層210c之摻雜劑濃度可實質上彼此相等，且可同時大於通道層210b之摻雜劑濃度。例如，第二摻雜區域206、源極層210a，及汲極層210c之摻雜劑濃度可在自約1×1019cm-3至約1×1022cm-3或甚至更大濃度之間，而通道層210b之摻雜劑濃度可小於約1×1018cm-3。在此實施例中，汲極層210c可為第二環繞式垂直閘極裝置202之高度摻雜汲極區域。
在另一實施例中，第二摻雜區域206及源極層 210a之摻雜劑濃度可實質上彼此相等，且可同時大於通道層210b及汲極層210c之摻雜劑濃度。例如，第二摻雜區域206、源極層210a之摻雜劑濃度可在自約1×1019cm-3至約1×1022cm-3或甚至更大濃度之間，而通道層210b及汲極層210c之摻雜劑濃度可小於約1×1018cm-3。在此實施例中，汲極層210c可為第二環繞式垂直閘極裝置202之較低或中度摻雜之汲極區域。
第二摻雜區域206及第二突起部分210可藉由在 半導體基板104之至少一部分之上磊晶生長半導體材料(例如，利用第二磊晶生長製程)，且隨後圖案化此半導體材料(例如，利用蝕刻製程)以形成自第二摻雜區域206延伸之第二突起部分210來形成。在一些實施例中，第二磊晶生長製程可以為分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)，或上述各者之組合。其他的磊晶生長製程亦可被使用。 如上所述，源極層210a可藉由圖案化第二摻雜區域206之一部分(例如上部)形成。因此，第二摻雜區域206及源極層210a之半導體材料可使用相同磊晶生長製程形成。此外，在一些實施例中，源極層210a、通道層210b，及汲極層210c之每一者之材料可使用相同磊晶生長製程形成。然而，在另一實施例中，不同的磊晶生長製程可用以形成第二突起部分210之源極層210a、通道層210b，及汲極層210c之材料。
如上所述，第二摻雜區域206及第二突起部分210 包含摻雜半導體材料。在實施例中，當第二摻雜區域206及第二突起部分210中之每一者之半導體材料生長時，將摻雜劑引入此等特徵之半導體材料中。上文給出之關於當第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導體材料生長時，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於當第二摻雜區域206、源極層210a、通道層210b，及汲極層210c中之每一者之半導體材料生長時，引入摻雜劑至此等層之半導體材料中之情況。
或者，在另一實施例中，在第二摻雜區域206及 第二突起部分210之半導體材料生長之後，可將摻雜劑引入上述各層之半導體材料中。上文給出之關於在第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導體材料生長之後，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於在第二摻雜區域206、源極層210a、通道層210b，及汲極層210c中之每一者之半導體材料生長之後，引入摻雜劑至此等層之半導體材料中之情況。
如第1A圖中所示，半導體裝置100可包含第一矽 化物區域112及第二矽化物區域212。第一矽化物區域112可形成於鄰近第一突起部分110之源極層110a之第一摻雜區域106的部分中，且第一矽化物區域112可用於至第一環繞式垂直閘極裝置102之源極層110a之積體裝置觸點。舉例而言，例如，當以俯視圖觀之時，第一矽化物區域112可經設置於第一突起部分110之源極層110a周圍。同樣地，第二矽化物區域212可形成於鄰近第二突起部分210之源極層210a之第二摻雜區域206的部分中，且第二矽化物區域212可用於至第二環繞式垂直閘極裝置202之源極層210a之積體裝置觸點。舉例而言，例如，當以俯視圖查看時，第二矽化物區域212可經設置於第二突起部分210之源極層210a周圍。
第一矽化物區域112及第二矽化物區域212可例 如在形成第一突起部分110及第二突起部分210之圖案化製程之後使用矽化物製程或其他適當的方法形成。第一矽化物區域112及第二矽化物區域212可包含一或更多個金屬，此金屬可用於形成第一矽化物區域112及第二矽化物區域212之矽化物化合物。例如，第一矽化物區域112及第二矽化物區域212可包含鈦(例如TiSi2)、鈷(例如CoSi2)、鎳(例如NiSi)、上述材料之組合等等的矽化物化合物。
如第1A圖中所示，半導體裝置100可包含相鄰(例 如，圍繞)第一突起部分110之通道層110b設置之第一閘極堆疊114，及相鄰(例如，圍繞)第二突起部分210之通道層210b設置之第二閘極堆疊214。例如，當在俯視圖中查看時，第一 閘極堆疊114可環繞第一突起部分110之通道層110b之所有側面，而第二閘極堆疊214可環繞第二突起部分210之通道層210b之所有側面。
第一閘極堆疊114及第二閘極堆疊214可經設置 在第一間隔物層116之上，此第一間隔物層116形成於第一矽化物區域112及第二矽化物區域212之上且形成於第一突起部分110及第二突起部分210之源極層110a及210a周圍。第一間隔物層116之一部分亦可經設置於隔離特徵108之上，如第1A圖中所示。第一間隔物層116可用於提供絕緣層，此絕緣層防止第一閘極堆疊114與下層第一摻雜區域106電接觸。第一間隔物層116亦防止第二閘極堆疊214與下層第二摻雜區域206電接觸。
在一些實施例中，第一間隔物層116可包含諸如 氮化矽之介電材料，此介電材料例如使用任何適當的製程形成，此製程諸如化學氣相沉積(Chemical Vapor Deposition；CVD)、物理氣相沉積(Physical Vapor Deposition；PVD)、原子層沉積(Atomic Layer Deposition；ALD)等等。在一些實施例中，第一間隔物層114之沉積可為共形製程，此共形製程係在形成第一矽化物區域112及第二矽化物區域212之後執行。可隨後執行回蝕製程以自第一突起部分110及第二突起部分210之頂表面，自汲極層110c及210c之側壁，且自通道層110b及210b之側壁移除第一間隔物層116之多餘部分。
第一閘極堆疊114中之每一者可包含共形第一閘 極介電質114a及形成於此第一閘極介電質114a之上的第一閘 極電極114b。同樣地，第二閘極堆疊214中之每一者可包含共形第二閘極介電質214a及形成於此第二閘極介電質214a之上的第二閘極電極214b。第一閘極介電質114a及第二閘極介電質214a可包含氧化矽、氮化矽，或上述兩者至多層。附加地或可替代地，第一閘極介電質114a及第二閘極介電質214a可包含高介電常數介電材料。在此等實施例中，第一閘極介電質114a及第二閘極介電質214a可包含金屬氧化物或鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)之矽酸鹽、上述各者之組合，等等。第一閘極介電質114a及第二閘極介電質214a可藉由分子束沉積(molecular beam deposition；MBD)、ALD、電漿增強化學氣相沉積(Plasma Enhancement CVD；PECVD)等等形成。
第一閘極電極114b及第二閘極電極214b可包含 含有金屬的材料，此材料諸如氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、鉭碳(tantalum carbon；TaC)、鈷(Co)、釕(Ru)、鋁(Al)、上述材料之組合、上述材料之多層，等等。在第1A圖中所示之實施例中，第一閘極電極114b包含多層結構，此多層結構在第一閘極介電質114a之上共形地形成。然而，在其他實施例中，第一閘極電極114b可包含單層結構。在第1A圖中所示之實施例中，第二閘極電極214b包含單層結構，此單層結構在第二閘極介電質214a之上共形地形成。然而，在其他實施例中，第二閘極電極214b可包含多層結構。
第1A圖中之第一閘極電極114b及第二閘極電極 214b分別在第一閘極介電質114a及第二閘極介電質214a之上共形地形成。然而，在其他實施例中，第一閘極電極114b及第二閘極電極214b可能不為共形結構且，取而代之的是，第一閘極電極114b及第二閘極電極214b可能使用適當的沉積製程形成，此沉積製程諸如MBD、ALD、PECVD，等等。在此等實施例中，可執行回蝕製程以自第一突起部分110之頂表面及自第一突起部分110之汲極層110c之側壁移除第一閘極電極114b之多餘部分。此回蝕製程亦可自第二突起部分210之頂表面且自第二突起部分210之汲極層210c之側壁移除第二閘極電極214b之多餘部分。
半導體裝置100可進一步包含設置在第一閘極堆疊114及第二閘極堆疊214之上的第二間隔物層118a、118b。第二間隔物層118a、118b可包含氧化層118a(例如，氧化矽或二氧化矽)及/或氮化層118b(例如，氮化矽)。第二間隔物層118a、118b可使用任何適當製程形成，此製程諸如CVD、PVD、ALD，等等。可執行回蝕製程以自第一突起部分110及第二突起部分210之頂表面，且自第一突起部分110及第二突起部分210之汲極層110c及210c之側壁的至少一部分移除第二間隔物層118a及118b之多餘部分，如第1A圖中所示。因此，汲極層110c及210c之頂表面以及汲極層110c及210c之側壁之至少一部分可經暴露且經歷於下述製程流程步驟。
在下述製程步驟中，第一突起部分110之汲極層110c及第二突起部分210之汲極層210c可使用例如磊晶生長 製程增大。以下描述說明在磊晶生長第二突起部分210之汲極層210c之前磊晶生長第一突起部分110之汲極層110c的實施例。然而，在另一實施例中，第一突起部分110之汲極層110c可在磊晶生長第二突起部分210之汲極層210c之後磊晶生長。在又一實施例中，第一突起部分110之汲極層110c可經磊晶生長，而第二突起部分210之汲極層210c保持不增大。在再一實施例中，第二突起部分210之汲極層110c可經磊晶生長，而第一突起部分110之汲極層110c保持不增大。在隨後之描述中提供的相關製程流程步驟可應用於此等其他實施例。
如第1B圖中所示，第一硬式遮罩120可形成(例 如，共形形成)於第二間隔物層118a及118b、第一突起部分110，及第二突起部分210之上。第一硬式遮罩120可完全地覆蓋第二間隔物層118a、118b、第一突起部分110，及第二突起部分210之暴露表面。因此，第一硬式遮罩120可覆蓋第一突起部分110之汲極層110c之暴露側壁及第二突起部分210之汲極層210c之暴露側壁。
第一硬式遮罩120可包含氧化層120a(例如，包 含氧化矽或二氧化矽)及形成於此氧化層120a之上的氮化層120b(例如，包含氮化矽)。第一硬式遮罩120之氧化層120a及氮化層120b可使用適當的製程形成，此製程諸如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積，等等。然而，可利用形成第一硬式遮罩120之氧化層120a及氮化層120b之其他適當方法。第一硬式遮罩120可經形成至在約2nm與約60nm之間的厚度，諸如40nm之厚度。
一旦第一硬式遮罩120已形成，可移除第一硬式 遮罩120之一部分以暴露第一突起部分110之汲極層110c，同時保持第二突起部分210之汲極層210c覆蓋。換言之，第一硬式遮罩120可經圖案化以暴露第一突起部分110之汲極層110c之側壁以及設置於第一閘極堆疊114之上的第二間隔物層118a與118b之部分，而第一硬式遮罩120之剩餘部分繼續覆蓋第二突起部分210之汲極層210c之側壁以及設置於第二閘極堆疊214之上的第二間隔物層118a與118b之部分。此步驟繪示於第1C圖中。在實施例中，可使用遮罩及蝕刻製程(例如，乾式及/或濕式蝕刻製程)來暴露第一突起部分110之汲極層110c之側壁以及設置於第一閘極堆疊114之上的第二間隔物層118a與118b之部分。然而，應將理解，可在其他實施例中亦可選用其他適當的方法移除部份的第一硬式遮罩120。
參照第1D圖，可執行第三磊晶生長製程122以增大第一突起部分110之汲極層110c，從而在第一突起部分110之汲極層110c的暴露表面之上形成第一增大汲極區域124。第三磊晶生長製程122可為低溫磊晶生長製程，此磊晶生長製程例如在自約400℃至約650℃之範圍中的溫度(諸如約465℃)下進行。第三磊晶生長製程122可以為分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)，或上述各者之組合。在實施例中，可執行第三磊晶生長製程122達一持續時間，此持續時間在自約2分鐘至約90分鐘之範圍中(例如，約15分 鐘)。如此可導致第一增大汲極區域124具有範圍自約1nm至約50nm之間(例如，約10nm)的厚度T1，儘管其他厚度及持續時間可為可能的。第三磊晶生長製程122可包含利用一或更多個處理氣體及一或更多個載體氣體。在實施例中，一或更多個處理氣體可包含氫氯化矽(SiCl2H2)、矽烷(SiH4)、磷化氫(PH3)、上述氣體之組合，等等。一或更多個載體氣體可包含氮氣(N2)及/或氫氣(H2)。在如上所述之處理條件下，第三磊晶生長製程122可具有範圍自每分鐘約0.5nm至每分鐘約3nm(例如，每分鐘約1nm)之生長率。
第一增大汲極區域124可包含摻雜半導體材料， 此摻雜半導體材料具有與第一摻雜區域106及汲極層110c相同之傳導率(例如，第一傳導率)。第一增大汲極區域124之摻雜劑濃度可實質上等於第一摻雜區域106之摻雜劑濃度。在實施例中，當第一增大汲極區域124之半導體材料生長時，將摻雜劑引入第一增大汲極區域124之半導體材料中。上文給出之關於當第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導體材料生長時，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於當第一增大汲極區域124之半導體材料生長時，引入摻雜劑至第一增大汲極區域124之半導體材料中之情況。
或者，在另一實施例中，在第一增大汲極區域124 之半導體材料生長之後，可將摻雜劑引入第一增大汲極區域124之半導體材料中。上文給出之關於在第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導 體材料生長之後，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於在第一增大汲極區域124之半導體材料生長之後，引入摻雜劑至第一增大汲極區域124之半導體材料中之情況。
如上所述，第三磊晶生長製程122可在汲極層 110c之暴露表面上形成半導體材料。汲極層110c之暴露表面包含汲極層110c之暴露側壁及頂表面。半導體材料之生長可以橫向(例如，橫向地離開汲極層110c之側壁)、以垂直方向(例如，以離開半導體基板104之方向)，或以兩種方向之組合(例如，以傾斜方向)進行。
第2A圖繪示在其中第一突起部分110經成形為奈 米線之實施例中之汲極層110c及第一增大汲極區域124的俯視圖。第2B圖繪示當以俯視圖查看汲極層110c時，汲極層110c之一者之不同表面的晶格面之定向(表示為米勒指數)。
可沿第2A圖中之線A-A’獲得第1D圖中所示之第 一增大汲極區域124及汲極層110c之剖視圖。沿第2A圖中之線A-A’獲得之第一突起部分110的第一增大汲極區域124及汲極層110c之放大剖視圖則繪示在第2C圖中。沿第2A圖中之線B-B'獲得之第一突起部分110的第一增大汲極區域124及汲極層110c之放大剖視圖則繪示在第2D圖中。
如第2B圖、第2C圖及第2D圖中所示，汲極層110c 之不同表面可具有不同晶格面定向。半導體材料在汲極層110c之表面上之生長可取決於表面的晶格面定向。例如，在具有晶格面定向(100)之表面上的半導體材料之生長率可大於在具有 晶格面定向(110)之表面上的半導體材料之生長率。此外，在具有晶格面定向(100)之表面上的半導體材料之生長率可大於在具有晶格面定向(111)之表面上的半導體材料之生長率。對於，對於第三磊晶生長製程122，在具有晶格面定向(110)之表面上的半導體材料之生長率可在每分鐘約0.5nm至每分鐘約3nm之上述範圍之上限(例如，每分鐘約1.5nm至每分鐘約3nm)中，而在具有晶格面定向(111)之表面上的半導體材料之生長率可在每分鐘約0.5nm至每分鐘約3nm之上述範圍之下限(例如，每分鐘約0.5nm至每分鐘約1.5nm)中。因此，第三磊晶生長製程122可引起半導體材料生長於汲極層110c之暴露表面上，以使得第一增大汲極區域124包含各種小平面(或表面)F1至F6(圖2D中所示)，此等小平面(或表面)FI至F6相對於基準線R(例如，水平基準線)具有各種定向且對著各種角度。舉例而言，鄰近汲極層110c之底部區域110cb之第一增大汲極區域124的小平面F4、F5，及F6可自汲極層110c之側壁延伸一距離b。在一些實施例中，距離b可在自約0nm至約50nm之範圍中，諸如在自約10nm至40nm之範圍中，例如，約25nm。此外，對著第一增大汲極區域124之此等小平面F4、F5，及F6與基準線R(水平基準線)之間的角度C可在自約0度至約90度之範圍中，例如，在自約30度至約60度之範圍中，例如，在自約35度至約55度之範圍中。
如上所述，可執行第三磊晶生長製程122達一持 續時間，此持續時間在自約10分鐘至約90分鐘之範圍中(例如，約15分鐘)。取決於此持續時間，形成在第一汲極層110c1 之暴露表面之上的第一增大汲極區域124可能或可能不與第一增大汲極區域124實體接觸，此後一第一增大汲極區域124形成在橫向鄰近於第一汲極層110c1之第二汲極層110c2的暴露表面之上。例如，若第三磊晶生長製程122經應用達較長持續時間(例如，大於約15分鐘)，則形成於第一汲極層110c1之暴露表面之上的第一增大汲極區域124可實體上接觸第一增大汲極區域124，此後一第一增大汲極區域124形成在橫向鄰近於第一汲極層110c1之第二汲極層110c2的暴露表面之上(例如，如第2C圖及第2D圖中所示)。然而，在其中第三磊晶生長製程122經應用達較短持續時間(例如，小於約15分鐘)之實施例中，形成於第一汲極層110c1之暴露表面之上的第一增大汲極區域124可能或可能不與第一增大汲極區域124實體接觸，此後一第一增大汲極區域124形成在橫向鄰近於第一汲極層110c1之第二汲極層110c2的暴露表面之上。在其中相鄰汲極層110c之第一增大汲極區域124彼此實體接觸之實施例中，第一增大汲極區域124在其處彼此實體接觸之區域之厚度T2(第2D圖中所示)可在自約1nm至約50nm之範圍中，例如在自約10nm至約40nm之範圍中，例如，約25nm。
參照第1E圖，製程流程繼續遮罩第一增大汲極區 域124(例如，使用第二硬式遮罩126)，且移除設置於第二突起部分210之汲極層210c之上的第一硬式遮罩120部分。此舉可藉由沉積(例如，旋塗塗佈、化學氣相沉積、電漿增強化學氣相沉積)第二硬式遮罩126於第一增大汲極區域124及第一硬式遮罩120之部分之上來完成，此第一硬式遮罩120經設 置於第二突起部分210之汲極層210c之上。第二硬式遮罩126可包含與第一硬式遮罩120類似的材料。隨後，可執行平面化製程(例如，化學機械拋光製程)以平面化第二硬式遮罩126且將設置在第二突起部分210之汲極層210c之上的第一硬式遮罩120部分暴露。在此之後，可執行蝕刻製程(例如，濕式及/或乾式蝕刻製程)以移除設置於第二突起部分210之汲極層210c之上的第一硬式遮罩120部分，從而將第二突起部分210之汲極層210c暴露，如第1E圖中所示。為了簡潔起見，可能不在製程流程中展示對第一硬式遮罩120執行之平面化製程及蝕刻製程。
參照第1F圖，可執行第四磊晶生長製程222以增 大第二突起部分210之汲極層210c，從而在汲極層210c之暴露表面之上形成第二增大汲極區域224。第四磊晶生長製程222可為在自400℃至約650℃之範圍中的溫度下，諸如約465℃之溫度下執行之低溫磊晶生長製程。第四磊晶生長製程222可以為分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)，或上述各者之組合。在實施例中，可執行第四磊晶生長製程222達一持續時間，此持續時間在自約10分鐘至約90分鐘之範圍中(例如，約15分鐘)。如此可導致第二增大汲極區域224具有範圍自約1nm至約50nm之間(例如，約10nm)的厚度T3，儘管其他厚度及持續時間可為可能的。第四磊晶生長製程222可包含利用一或更多個處理氣體及一或更多個載 體氣體。在實施例中，第四磊晶生長製程222之一或更多個製程氣體包含氫氯化矽(SiCl2H2)、矽烷(SiH4)、鍺烷(GeH4)、乙硼烷(B2H6)、上述氣體之組合，等等。一或更多個載體氣體可包含氮氣(N2)及/或氫氣(H2)。在如上所述之製程條件下，第四磊晶生長製程222可具有範圍自每分鐘約0.5nm至每分鐘約3nm(例如，每分鐘約1nm)之生長率。
第二增大汲極區域224可包含摻雜半導體材料， 此摻雜半導體材料具有與第二摻雜區域206相同之傳導率(例如，第二傳導率)。第二增大汲極區域224之摻雜劑濃度可實質上等於第二摻雜區域206之摻雜劑濃度。在實施例中，當第二增大汲極區域224之半導體材料生長時，將摻雜劑引入第二增大汲極區域224之半導體材料中。上文給出之關於當第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導體材料生長時，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於當第二增大汲極區域224之半導體材料生長時，引入摻雜劑至第二增大汲極區域224之半導體材料中之情況。
或者，在另一實施例中，在第二增大汲極區域224 之半導體材料生長之後，可將摻雜劑引入第二增大汲極區域224之半導體材料中。上文給出之關於在第一摻雜區域106、源極層110a、通道層110b，及汲極層110c中之每一者之半導體材料生長之後，引入摻雜劑至此等層之半導體材料中之描述可類似地適用於在第二增大汲極區域224之半導體材料生長之 後，引入摻雜劑至第二增大汲極區域224之半導體材料中之情況。
如上所述，第四磊晶生長製程222可在汲極層 210c之暴露表面上形成半導體材料。汲極層210c之暴露表面包含汲極層210c之暴露側壁及頂表面。半導體材料之生長可以橫向(例如，橫向地離開汲極層210c之側壁)、以垂直方向(例如，以離開半導體基板104之方向)，或以兩種方向之組合(例如，以傾斜方向)進行。
如上文關於第一突起部分110之汲極層110c所 述，汲極層110c之不同表面可具有不同晶格面定向，此不同晶格面定向可影響在此等表面之上的半導體材料之生長。以類似方式，第二突起部分210之汲極層210c之不同表面可具有不同晶格面定向(類似於第2B圖中所示之定向)。半導體材料在汲極層210c之表面上之生長可取決於表面的晶格面定向。例如，在具有晶格面定向(100)之表面上的半導體材料之生長率可大於在具有晶格面定向(110)之表面上的半導體材料之生長率。此外，在具有晶格面定向(100)之表面上的半導體材料之生長率可大於在具有晶格面定向(111)之表面上的半導體材料之生長率。對於，對於第四磊晶生長製程222，在具有晶格面定向(110)之表面上的半導體材料之生長率可在每分鐘約0.5nm至每分鐘約3nm之上述範圍之上限(例如，每分鐘約1.5nm至每分鐘約3nm)中，而在具有晶格面定向(111)之表面上的半導體材料之生長率可在每分鐘約0.5nm至每分鐘約3nm之上述範圍之下限(例如，每分鐘約0.5nm至每分鐘約1.5nm) 中。因此，第四磊晶生長製程222可促使半導體材料生長在汲極層210c之暴露表面上，以使得第二增大汲極區域224包含相對於基準(很類似於第一增大汲極區域124之小平面F1至F6，如圖2D中所示)具有各種定向且對著各種角度之各種小平面(或表面)。同樣地，鄰近汲極層210c之底部區域之第二增大汲極區域224的小平面可自汲極層210c之側壁延伸達一距離。在一些實施例中，此距離可在與上文關於第一增大汲極區域124所述之距離b類似之範圍中。然而，如上所述，第二突起部分210可為PMOS環繞式垂直閘極裝置之一局部或部分。 實際上，P型磊晶結晶可較易於執行N型磊晶結晶。如此可導致在汲極層210c之側壁與鄰近汲極層210c之底部區域之第二增大汲極區域224的小平面之間的距離小於在汲極層110c之側壁與鄰近汲極層110c之底部區域之第一增大汲極區域124的小平面之間的距離b。然而，對著第二增大汲極區域224之此等小平面與基準線R之間的角度可在與如上關於第一增大汲極區域124所述之角度c類似的範圍內，或可實質上等於此角度c。
如上所述，可執行第四磊晶生長製程222達一持 續時間，此持續時間在自約10分鐘至約90分鐘之範圍中(例如，約15分鐘)。取決於此持續時間，形成在第一汲極層210c之暴露表面之上的第二增大汲極區域224可能或可能不與第一增大汲極區域124實體接觸，此第二增大汲極區域124形成在橫向鄰近於第一汲極層210c之第二汲極層110c的暴露表面之上。在其中相鄰第二增大汲極區域224之間進行實體接觸之實 施例中，此等第二增大汲極區域224實體接觸之區域之厚度可實質上等於上文關於第一增大汲極區域124所述之厚度T2(如第2D圖中所示)。
參照第1G圖，設置於第一增大汲極區域124之上 的第二硬式遮罩126可經移除(例如，藉由蝕刻製程)以暴露第一增大汲極區域124及第二增大汲極區域224。
參照第1H圖，可(例如，以多個製程流程步驟) 繼續製程流程以在第一增大汲極區域124上形成第一汲極觸點128，且在第二增大汲極區域224之上形成第二汲極觸點228。 第一汲極觸點128可包含設置於第一增大汲極區域124之上的第一汲極矽化物128c，及設置於第一汲極矽化物128c之上的第一導電層128b及128a。第一汲極矽化物128c可包含與第一矽化物區域112類似之材料。第一導電層128b及128a可包含諸如銅、鎢，等等之導電材料。第二汲極觸點228可包含設置於第二增大汲極區域224之上的第二汲極矽化物228c，及設置於第二汲極矽化物228c之上的第二導電層228b及228a。第二汲極矽化物228c可包含與第二矽化物區域212類似之材料。第二導電層228b及228a可包含諸如銅、鎢，等等之導電材料。
在製造第1H圖中所示之結構之後，介電材料(例 如，包含氧化物及/或氮化物)可沉積在第一汲極觸點128及第二汲極觸點228之上且可完全地覆蓋第一汲極觸點128及第二汲極觸點228(例如，在第一汲極觸點128及第二汲極觸點228之所有側邊上)。完全覆蓋第一汲極觸點128及第二汲極觸點 228之介電材料可舉例而言形成半導體裝置100之層間介電(interlayer dielectric；ILD)層。
由第1A圖至第1H圖中所示之製程流程提供之效 應為與其中無第一增大汲極區域124之NMOS環繞式垂直閘極裝置(僅為了簡潔及方便之目的，以下簡稱為習知NMOS環繞式垂直閘極裝置)相比，在第一環繞式垂直閘極裝置102之第一汲極觸點128與汲極區域之間的較大接觸面積。同樣地，與其中無第二增大汲極區域224之PMOS環繞式垂直閘極裝置(僅為了簡潔及方便之目的，以下簡稱為習知PMOS環繞式垂直閘極裝置)相比，第1A圖至第1H圖中所示之製程流程產生在第二環繞式垂直閘極裝置202之第二汲極觸點228與汲極區域之間的較大接觸面積。例如，在其中第一突起部分110及第二突起部分210經佈置為2 x 3矩陣之實施例中，在第一汲極觸點128與第一增大汲極區域124之間的接觸面積在自約3000nm2至約4000nm2之範圍中(例如，約3500nm2)。在第二汲極觸點228與第二增大汲極區域224之間的接觸面積可在類似範圍中。相比而言，在習知NMOS環繞式垂直閘極裝置及習知PMOS環繞式垂直閘極裝置之汲極觸點與汲極區域之間的接觸面積可在自約1000nm2至約2000nm2之範圍中(例如，約1600nm2)。在第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202之汲極觸點與汲極區域之間的接觸面積之增加進而產生第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202中之較低電阻，以及第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202之較大汲極墊著陸。第一環繞 式垂直閘極裝置102及第二環繞式垂直閘極裝置202之較大汲極墊著陸產生第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202之汲極墊包圍窗之較好控制。應注意，第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202中之接觸電阻可藉由合理地選擇第一增大汲極區域124及第二增大汲極區域224之半導體材料得以進一步降低。例如，在其中第一增大汲極區域124及第二增大汲極區域224之半導體材料包含矽及鍺兩者之實施例中，相對於矽之較高鍺濃度可進一步降低第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202中之接觸電阻。在另一實施例中，第一增大汲極區域124及第二增大汲極區域224之半導體材料可以無矽，且如此可在第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202中產生降低之接觸電阻。舉例而言，第一增大汲極區域124及第二增大汲極區域224可包含純鍺、III-V族半導體材料，或上述材料之組合(例如，包含一層純鍺及另一層III-V族半導體材料之多層結構)。在此實施例中，亦可降低第一環繞式垂直閘極裝置102及第二環繞式垂直閘極裝置202中之接觸電阻。
第3A圖及第3B圖繪示第一突起部分110或第二 突起部分210之平面圖(例如，俯視圖)。在第3A圖及第3B圖中亦繪示分別形成於汲極層110c或210c之暴露側壁之上的第一增大汲極區域124或第二增大汲極區域224。如第3A圖中所示，第一突起部分110或第二突起部分210可經成形為奈米線(例如，具有實質上圓形)，此奈米線具有範圍自約5nm至約20nm，例如約10nm之直徑D。然而，在第3B圖之實施 例中，第一突起部分110或第二突起部分210經成形為棒形或鰭形，此等棒形或鰭形具有在第一方向上之第一橫向範圍L1及在第二方向上之第二橫向範圍L2，此第二方向實質上垂直於第一方向。如第3B圖中所示，第一橫向範圍L1不同於(例如小於)第二橫向範圍L2。在實施例中，第一橫向範圍L1可在自約5nm至約20nm之範圍中(例如，約10nm)，而第二橫向範圍L2可在自約5nm至約2000nm之範圍中(例如，約60nm)。在一些實施例中，第二橫向範圍L2可大於約2000nm。
上文概括了若干實施例之特徵以便熟習此項技術 者可較好地瞭解本案之態樣。熟習此項技術者將瞭解，熟習此項技術者可容易地使用本案作為用於設計或改變其他製程及結構之基礎，此等其他製程及結構用於進行本文引入之實施例之相同目的及/或達成本文引入之實施例之相同優點。熟習此項技術者亦應認識到，此等同等構造不背離本案之精神及範疇；且應認識到，此等同等構造可在本文中進行各種變化、替換和變更，而不背離本案之精神及範疇。
100‧‧‧半導體裝置
104‧‧‧半導體基板
106‧‧‧第一摻雜區域
108‧‧‧隔離特徵
110‧‧‧第一突起部分
110a‧‧‧源極層
110b‧‧‧通道層
110c‧‧‧汲極層
112‧‧‧第一矽化物區域
116‧‧‧第一間隔物層
118a‧‧‧第二間隔物層
118b‧‧‧第二間隔物層
124‧‧‧第一增大汲極區域
126‧‧‧第二硬式遮罩
206‧‧‧第二摻雜區域
210‧‧‧第二突起部分
210a‧‧‧源極層
210b‧‧‧通道層
210c‧‧‧汲極層
222‧‧‧第四磊晶生長製程
224‧‧‧第二增大汲極區域
T1 T3‧‧‧厚度

Claims (10)

  1. 一種環繞式垂直閘極裝置的製造方法，包含：暴露自一摻雜區域延伸之一突起部分之一第一部分的一頂表面及一側壁，其中該突起部分之一第二部分係由一閘極堆疊圍繞，且該突起部分之一第三部分係由一間隔物層圍繞；形成一矽化物區域於該摻雜區域的一部分中，該矽化物區域鄰近該突起部分之該第三部分；以及使用一磊晶生長製程增大該突起部分之該第一部分。
  2. 如請求項1所述之方法，其中該增大之步驟包含：在該突起部分之該第一部分之暴露的該頂表面及暴露的該側壁之上磊晶生長半導體材料。
  3. 如請求項1所述之方法，其中該突起部分之該第一部分包含一環繞式垂直閘極裝置之一汲極區域之至少一部分，且其中該突起部分之該第二部分包含該環繞式垂直閘極裝置之一通道區域。
  4. 如請求項1所述之方法，其中該暴露該突起部分之該第一部分之該頂表面及該些側壁之步驟包含；蝕刻設置在該突起部分之該第一部分之該頂表面及該些側壁之上的一介電材料。
  5. 如請求項1所述之方法，其中該摻雜區域之一摻雜劑濃度大於該突起部分之該第一部分之一摻雜劑濃度。
  6. 一種環繞式垂直閘極裝置的製造方法，包含：在一基板之上形成一第一摻雜區域，該第一摻雜區域具有一第一傳導率及遠離該基板延伸之一第一突起部分；形成橫向地鄰近於該第一摻雜區域之一第二摻雜區域，該第二摻雜區域具有不同於該第一傳導率之一第二傳導率及遠離該基板延伸之一第二突起部分；暴露該第一突起部分之一汲極層之表面，其中該第一突起部分之一通道層係由一第一閘極堆疊所圍繞，且該第一突起部分之一源極層係由一間隔物層圍繞；暴露該第二突起部分之一汲極層之表面，其中該第二突起部分之一通道層係由一第二閘極堆疊所圍繞；形成一矽化物區域於該第一摻雜區域的一部分中，該矽化物區域鄰近該第一突起部分之該源極層；以及在該第一突起部分及該第二突起部分之該些汲極層所暴露的該些表面上磊晶生長半導體材料。
  7. 如請求項6所述之方法，其中該磊晶生長之步驟包含：使用一第一磊晶生長製程於該第一突起部分之該汲極層暴露的該些表面上磊晶生長具有該第一傳導率之半導體材料；以及 使用一第二磊晶生長製程於該第二突起部分之該汲極層暴露的該些表面上磊晶生長具有該第二傳導率之半導體材料。
  8. 如請求項6所述之方法，其中該第一突起部分之該汲極層及該通道層包含一NMOS環繞式垂直閘極裝置之一汲極區域及一通道區域，且其中該第二突起部分之該汲極層及該通道層包含一PMOS環繞式垂直閘極裝置之一汲極區域及一通道區域。
  9. 一種環繞式垂直閘極裝置，包含：一半導體基板；一摻雜區域，在該半導體基板之上；一突起部分，遠離該半導體基板自該摻雜區域延伸，該突起部分包含鄰近該摻雜區域之一源極層，設置於該源極層之上的一通道層，及設置於該通道層之上的一汲極層；一閘極堆疊，環繞該突起部分之該通道層；一間隔物層，環繞該突起部分之該源極層；一矽化物區域，形成於該摻雜區域的部分中，且鄰近該突起部分之該源極層；以及一增大汲極區域，設置於一頂表面之上且自該突起部分之該汲極層之側壁延伸。
  10. 如請求項9所述之環繞式垂直閘極裝置，其中該增大汲極區域包含純鍺、III-V族半導體材料，或上述各者之組合。
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