CN117203768A - 具有非对称阈值电压的纳米片金属氧化物半导体场效应晶体管 - Google Patents

具有非对称阈值电压的纳米片金属氧化物半导体场效应晶体管 Download PDF

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Abstract

一种半导体结构及其制造方法，包括位于半导体衬底上的沟道纳米片之间的内间隔物，位于半导体结构的第一侧上的内间隔物的第一部分和位于与第一侧相对的第二侧上的内间隔物的第二部分，第一侧上的内间隔物的第一部分包括从内间隔物的第一部分的中间顶表面向外延伸的突出区域，以及与内间隔物直接接触的金属栅极堆叠，内间隔物的第一部分包括夹断金属栅极堆叠以增加第一侧上的阈值电压的突出区域。

Description

具有非对称阈值电压的纳米片金属氧化物半导体场效应晶 体管
背景技术
本发明总体上涉及互补金属氧化物半导体场效应晶体管(MOSFET)器件领域，并且更具体地涉及具有非对称阈值电压的纳米片MOSFET。
在当代的半导体器件制造工艺中，在单个晶片上制造大量的半导体器件，例如场效应晶体管(FET)。包括纳米片FET的非平面器件结构提供了比平面器件增加的器件密度和增加的性能。在纳米片FET中，与常规FET相反，栅极堆叠围绕每个纳米片的整个周边，使得沟道区域中更完全的耗尽，并降低短沟道效应。即使当驱动电流增加时，在纳米片器件中使用的环绕式栅极结构也能够更好地管理有源区中的泄漏电流。然而，在堆叠的纳米片FET中难以实现在平面FET中使用以改善电特性的横向不对称沟道(LAC)掺杂廓形(profile)。
发明内容
根据本公开的实施例，一种半导体结构包括：位于半导体衬底上的沟道纳米片之间的内间隔物，内间隔物的第一部分位于半导体结构的第一侧上，并且内间隔物的第二部分位于与第一侧相对的第二侧上，第一侧上的内间隔物的第一部分包括从内间隔物的第一部分的中间顶表面向外延伸的突出区域；以及与内间隔物直接接触的金属栅极堆叠，内间隔物的第一部分包括夹断金属栅极堆叠以增加第一侧上的阈值电压的所述突出区域。
根据本发明的另一个实施例，一种半导体结构包括：在半导体衬底上的隔离区上方的多个沟道纳米片；位于多个沟道纳米片中的每个之间的内间隔物，内间隔物的第一部分位于半导体结构的第一侧上并且内间隔物的第二部分位于与第一侧相对的第二侧上，内间隔物的在第一侧上的第一部分包括从内间隔物的第一部分的中间顶表面向外延伸的突出区。该半导体结构还包括金属栅极堆叠，该金属栅极堆叠通过内间隔物的第一部分与位于第一侧上并沿着所述多个沟道纳米片的侧壁的源极区分离，金属栅极堆叠通过内间隔物的第二部分与位于第二侧上并沿着所述多个沟道纳米片的相对侧壁的漏极区分离，内间隔物的第一部分的所述突出区域夹断金属栅极堆叠以增加第一侧上的阈值电压。
根据本公开的又一实施例，一种形成半导体结构的方法包括：在半导体衬底上形成纳米片堆叠，伪栅极位于纳米片堆叠上方与偏移间隔物相邻，纳米片堆叠包括牺牲纳米片和沟道纳米片的交替序列，牺牲纳米片包括位于第一纳米片和第三纳米片之间的第二纳米片，第一纳米片和第三纳米片具有比第二纳米片的第二锗浓度低的第一锗浓度，以及选择性地蚀刻牺牲纳米片。较低的第一锗浓度导致第一纳米片和第三纳米片比第二纳米片蚀刻得更慢，在纳米片堆叠的相对侧上产生凹陷区域，凹陷区域具有朝向牺牲纳米片的剩余的第二纳米片变窄的形状。
附图说明
下面的详细说明通过示例给出，并且不旨在将本发明仅限于此，结合附图，将最好地理解以下详细描述，，在附图中：
图1是根据本公开的实施例的半导体结构的截面图，示出了在半导体衬底上形成的纳米片堆叠；
图2是根据本公开的实施例的在使牺牲纳米片凹陷之后的半导体结构的截面图；
图3是根据本公开的实施例的在形成第一内间隔物之后的半导体结构的截面图；
图4是根据本公开的实施例的在去除牺牲纳米片的残留部分之后的半导体结构的截面图；
图5是根据本公开实施例的在形成保护性有机平坦化层并去除第一内间隔物的部分之后的半导体结构的截面图；
图6是根据本公开实施例的在去除保护性有机平坦化层并形成第二内间隔物之后的半导体结构的截面图；
图7是根据本公开的实施例的在形成源极区和漏极区之后的半导体结构的截面图；
图8是根据本公开的实施例的在去除伪栅极和牺牲纳米片之后的半导体结构的截面图；
图9是根据本公开实施例的在去除第一内间隔物的剩余部分之后的半导体结构的截面图；以及
图10A-10B示出了根据本公开的实施例的在沉积栅极堆叠和金属填充物之后的半导体结构的截面图。
附图并不一定是按比例的。附图仅仅是示意性表示，而不是要描绘本发明的特定参数。附图旨在仅描述本发明的典型实施例。在附图中，相同的标号表示相同的元件。
具体实施方式
本文公开了所要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的示例说明。然而，本发明可以以许多不同的形式实施，并且不应被解释为限于这里阐述的示例性实施例。在描述中，可以省略公知的特征和技术的细节，以避免不必要地模糊所呈现的实施例。
为了下文描述的目的，诸如“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶”、“底”及其派生词的术语应参照如附图中所定向的所公开的结构和方法。诸如“上方”、“覆盖在…上”、“顶上”、“在顶部上”、“位于”或“位于顶上”的术语意指第一元件(诸如第一结构)存在于第二元件上(诸如第二结构)，其中中间元件(诸如界面结构)可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间的导电、绝缘或半导体层的情况下连接。
为了不模糊本发明的实施例的呈现，在以下详细描述中，本领域已知的一些处理步骤或操作可以被组合在一起以用于呈现和用于说明目的，并且在一些实例中也可能不详细描述。在其它情况下，也可能根本不描述本领域已知的一些处理步骤或操作。应当理解，下面的描述集中于本发明的各种实施例的区别特征或元素。
应当理解，尽管所公开的实施例包括对具有硅和硅锗纳米片的示例性纳米片FET架构的详细描述，但是这里所述的教导的实施方式不限于这里所述的特定FET架构。相反，本发明的实施例能够结合现在已知或以后开发的任何其它类型的FET器件来实现。
随着集成电路制造继续努力生产更小和更密集的集成电路，5nm节点技术及以上的可行替代方案包括纳米片FET。如前所述，，纳米片FET中的栅极堆叠围绕每个纳米片的整个周边，使得沟道区域中的更完全的耗尽成为可能，并且减少短沟道效应，以及带来其它益处。相比平面器件，这允许增加器件密度和增加性能。
纳米片FET通常包括以堆叠布置的不同半导体材料的薄交替层(纳米片)。通常，纳米片被图案化为纳米片鳍状物。一旦纳米片鳍状物被图案化，栅极堆叠形成在纳米片鳍状物的沟道区域上，并且源极/漏极区域形成为与栅极堆叠相邻。在一些器件中，一旦已经形成栅极堆叠或源极/漏极区，执行蚀刻工艺以从鳍状物选择性地去除不同材料之一的纳米片层。蚀刻工艺导致纳米片鳍状物的层的底切和悬浮，以形成可以用于形成栅极全环绕器件的纳米片或纳米线。
在传统的MOSFET制造中，实施横向非对称沟道(LAC)掺杂廓形方法以改善器件的电特性。对于LAC MOSFET，沟道区的源极侧的掺杂浓度高于漏极侧的掺杂浓度。因此，当器件工作时，不均匀的沟道掺杂导致沟道区的源极侧的沟道电势过渡比漏极侧的沟道电势过渡陡得多。在沟道区的源极侧附近的这种陡峭的电势分布增强了横向沟道电场，并且因此增加了载流子迁移率。然而，由于减小的器件面积，在现有技术短沟道器件(例如，纳米片)中实现非均匀沟道掺杂廓形可能是非常具有挑战性的。因此，需要用于在堆叠的纳米片FET中以自对准的方式在沟道的一部分中引入晕圈(halo)区的替代设计和技术。
因此，本公开的实施例提供了一种堆叠的纳米片互补金属氧化物半导体(CMOS)结构，其中，通过沟道区的源极侧附近夹断(pinching off)功函数金属来实现跨沟道区的不对称的阈值电压分布。所得到的非对称功函数金属分布通过增加沟道区的源极侧上的阈值电压来改善器件性能，而不需要金属栅极图案化。夹断功函数金属以实现沟道上的非对称阈值电压分布的一种方式包括形成非对称内间隔物。下面通过参考图1-10B中的附图详细描述可以形成不对称的内间隔物以实现具有不对称的阈值电压分布的堆叠纳米片结构的实施例。
现在参考图1，示出了根据本公开的实施例的包括纳米片堆叠108的半导体结构100的截面图。纳米片堆叠108由硅锗(SiGe)牺牲纳米片110、112、114(在下文中称为“牺牲纳米片”)和硅(Si)沟道纳米片120(在下文中称为沟道纳米片)的交替序列形成。纳米片堆叠108形成在氧化物隔离层106上，该氧化物隔离层形成在半导体衬底102(例如，硅)上。为了易于说明(而不用于限制)，在图1中示出了十五个交替的牺牲纳米片110、112、114和沟道纳米片120的序列，然而，可以在半导体结构100中形成任意数量的牺牲纳米片110、112、114和沟道纳米片120以满足设计要求。
在一个或多个实施例中，牺牲纳米片110、112、114和沟道纳米片120的交替序列通过外延生长一层然后下一层直到实现纳米片的期望数量和期望厚度而形成。外延材料可以从气态或液态前体生长。外延材料可以使用气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的工艺来生长。根据晶体管的类型，可在沉积期间通过添加掺杂剂、n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)来掺杂(原位掺杂)外延的硅、硅锗和/或掺碳硅(Si：C)硅。
术语“外延生长和/或沉积”和“外延形成和/或生长”意指在一种半导体材料(晶体材料)的沉积表面上生长另一种半导体材料(晶体材料)，其中生长的半导体材料(晶体上覆层)具有与该沉积表面的半导体材料(种晶(seed)材料)基本相同的结晶特性。在外延沉积工艺中，由源气体提供的化学反应物受到控制，并且系统参数被设定成使得沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，使得沉积原子将其自身定向到该沉积表面的原子的晶体排列。因此，外延生长的半导体材料具有与其上形成外延生长材料的沉积表面基本相同的结晶特性。例如，沉积在{100}取向的晶面上的外延生长的半导体材料将呈现{100}取向。在一些实施例中，外延生长和/或沉积工艺对于在半导体表面上形成是选择性的，并且通常不在诸如二氧化硅或氮化硅表面的暴露的表面上沉积材料。
在一些实施方式中，用于沉积外延半导体材料的气体源包括含硅气体源、含锗气体源、或其组合。例如，外延硅层可由硅气体源沉积，该硅气体源选自由以下构成的组：硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基乙硅烷、六甲基乙硅烷及其组合。外延锗层可由锗气体源沉积，所述锗气体源选自以下构成的组：锗烷、乙锗烷、卤代锗烷(halogermane)、二氯锗烷、三氯锗烷、四氯锗烷及其组合。同时，可以利用这些气体源的组合形成外延硅锗合金层。可以使用载气，如氢气、氮气、氦气和氩气。
根据一个实施例，(第一或底部)牺牲纳米片110和(第三或顶部)牺牲纳米片114包括具有大约25％ Ge的第一锗(Ge)浓度的硅锗(SiGe)，而位于牺牲纳米片110和牺牲纳米片114之间的(第二或中间)牺牲纳米片112形成为具有大约35％ Ge的第二锗浓度。不同的Ge浓度允许在牺牲纳米片110、114和牺牲纳米片112之间具有不同的蚀刻速率，如将在下面详细描述的。
根据一个实施例，已知的处理技术已经被应用于牺牲纳米片110、112、114和沟道纳米片120的交替序列，形成纳米片堆叠108。例如，已知的处理技术可以包括在纳米片堆叠108上形成鳍硬掩模(未示出)。鳍硬掩模可以通过首先使用例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)或用于电介质沉积的任何合适的技术将硬掩模材料(例如氮化硅)沉积到纳米片堆叠108上来形成。然后将沉积的硬掩模材料图案化为多个单独的鳍硬掩模。硬掩模的图案化与沟道纳米片120的期望的覆盖区(footprint)和位置相称，沟道纳米片将用于形成半导体器件的沟道区域。根据示例性实施例，利用反应离子蚀刻(RIE)来蚀刻通过牺牲纳米片110、112、114和沟道纳米片120的交替序列，以形成如图1所示的纳米片堆叠108。
继续参考图1，在纳米片层108上和周围形成伪栅极130和硬掩模(HM)
140。具体地，如本领域技术人员所知，伪栅极130形成在纳米片堆叠108的顶部和侧壁(未示出)上。在一个或多个实施例中，伪栅极130由非晶硅(a-Si)形成，并且硬掩模140由氮化硅(SiN)、氧化硅、氧化物/氮化物堆叠或类似的材料和配置形成。硬掩模140通常形成在伪栅极130上以用作蚀刻停止层。
如图中所示，已沿伪栅极130和硬掩模140的侧壁形成偏移间隔物150。可以使用间隔物下拉形成工艺来形成偏移间隔物150。偏移间隔物150也可以用侧壁图像转移(SIT)间隔物形成工艺形成，该工艺包括间隔物材料沉积，随后是沉积的间隔物材料的定向RIE。选择偏移间隔件150的宽度尺寸，使得偏移间隔物150和硬掩模140限定初始宽度(w)。
如本领域技术人员所知，偏移间隔物150用作掩模，以使牺牲纳米片110、112、114和沟道纳米片120的不在偏移间隔物150和伪栅极130下方的部分凹陷，如图所示。例如，RIE工艺可以用于使牺牲纳米片110、112、114和沟道纳米片120的不在偏移间隔物150和伪栅极130下方的部分凹陷。虽然未示出，但是通常使牺牲纳米片110、112、114和沟道纳米片120凹缩进入氧化物隔离层106中，形成沟槽(未示出)。因为在伪栅极替换步骤(下面详细描述)之前执行鳍蚀刻，所以本文描述的半导体器件制造工艺可以被称为鳍在先工艺(fin firstprocess)。
现在参考图2，示出了根据本公开的实施例的在使牺牲纳米片110、112、114凹陷之后的半导体结构100的横截面视图。在该实施例中，可以对半导体结构100执行各向同性蚀刻工艺，例如氯化氢(HCL)气体各向同性蚀刻，以使牺牲纳米片110、112、114凹陷。优选地，所选择的各向同性蚀刻工艺能够蚀刻硅锗而不侵蚀硅。
如上所述，牺牲纳米片110、114中的锗浓度小于牺牲纳米片112中的锗浓度。因此，在蚀刻工艺期间，以较高锗浓度形成的牺牲纳米片112比以较低锗浓度形成的牺牲纳米片110、114更快地被蚀刻。这导致进入牺牲纳米片112的更深的凹陷或凹缩区域202，如图中所示。换句话说，由于牺牲纳米片110、114的较低的锗浓度，这些层比牺牲纳米片112更慢地被蚀刻，从而产生凹缩区域202。应当注意，在蚀刻工艺之后，包含来自牺牲纳米片110、114的硅锗的剩余部分的区域204仍然可以存在于半导体结构100中。牺牲纳米片110、114和牺牲纳米片112之间的蚀刻速率差异自然地导致凹缩区域202具有朝向牺牲纳米片112变窄的形状，如图中所示。
现在参考图3，示出了根据本公开的实施例的在形成第一内间隔物320之后的半导体结构100的截面图。在该实施例中，第一内间隔物320可以例如通过夹断凹缩区域202(图2)的内间隔物材料的共形沉积来形成。形成第一内间隔物320的内间隔物材料包括例如二氧化硅(SiO2)。
然后执行各向同性蚀刻，例如湿法蚀刻，以使第一内间隔物320凹陷，如图中所示。第一内间隔物320的凹陷暴露了牺牲纳米片110、114的位于偏移间隔物150下方和沟道纳米片120上的剩余部分(例如，图2中的区域204)。应注意，在各向同性蚀刻工艺期间可从半导体结构100的其它区域移除过量的内间隔物材料。
现在参考图4，示出了根据本公开的实施例的在将在使第一内间隔物320凹陷之后暴露的在偏移间隔物150下方和沟道纳米片120上的牺牲纳米片110、114的剩余部分去除之后的半导体结构100的横截面视图。
如图所示，从半导体结构100(即，从图2中的区域204的暴露区域)选择性地去除牺牲纳米片110、114的位于偏移间隔物150下方和沟道纳米片120上的暴露的剩余部分，以防止对随后形成的源极/漏极外延区域的SiGe释放损伤。在示例性实施例中，可以进行各向同性蚀刻工艺，例如氯化氢(HCL)气体各向同性蚀刻，以去除牺牲纳米片110、114的在偏移间隔物150下方和在沟道纳米片120上的暴露的残留部分。牺牲纳米片110、114的部分可以保持与伪栅极130、沟道纳米片120的内部区域和氧化物间隔物106接触，如图中所描绘的。
现在参考图5，示出了根据本公开的实施例的在形成保护性有机平坦化层(OPL)520并从半导体结构100的与保护性OPL 520相对的第一侧去除第一内间隔物320的部分之后的半导体结构100的截面图。
通过沉积有机平坦化材料形成保护性OPL 520，该有机平坦化材料能够在随后的蚀刻工艺期间有效地防止对下面的层的损伤。根据一实施例，在用于从半导体结构100的第一侧去除第一内间隔物320的蚀刻工艺期间，保护性OPL 520保护半导体结构100的与第一侧相对的第二侧，如图中所示。如下文将解释的，源漏极区形成于半导体结构100的第一侧上，而漏极区形成于半导体结构100的相对的第二侧上。
保护性OPL 520可以包括，但不必限于，包括C、H和N的有机聚合物。根据一个实施例，OPL材料可以不包含硅(Si)。根据另一个实施例，OPL材料可以没有Si和氟(F)。如本文所定义，当材料中的原子元素水平处于或低于可用本领域可用的分析方法检测的痕量水平时，该材料不含该原子元素。形成保护性OPL 520的OPL材料的非限制性例子包括：JSRHM8006、JSR HM8014、AZ UM10M2、Shin Etsu ODL 102、或其它类似的市售材料。保护性OPL520可以通过例如旋涂，随后进行平坦化工艺(例如化学机械抛光(CMP))来沉积。
在形成保护性OPL 520之后，使用例如诸如稀释的HF的湿法蚀刻工艺选择性地去除第一内间隔物320的部分。从半导体结构100的第一侧去除第一内间隔物320的部分产生第一凹陷510。在从半导体结构100的第一侧去除第一内间隔物320的部分之后，去除保护性OPL 520，如图6所示。
现在参考图6，示出了根据本公开的实施例的在去除保护性OPL 520并形成第二内间隔物640之后的半导体结构100的截面图。在一个实施例中，保护性OPL 520可以使用例如包括轨迹点检测的OPL RIE去除。
类似于第一内间隔物320，第二内间隔物640可以通过内间隔物材料的共形沉积来形成。根据一个实施例，形成第二内间隔物640的内间隔物材料包括例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiOxNy及其组合。可进行包括RIE、湿蚀刻或各向同性气相干蚀刻的蚀刻工艺以从半导体结构100移除过量的内间隔物材料。
应注意，第二内间隔物640构成半导体结构100的主要内间隔物。在一个或多个实施例中，基于对形成第二内间隔物640的间隔物材料提供蚀刻选择性来选择形成第一内间隔物320的间隔物材料。如图所示，在半导体结构100的第一侧上的第二内间隔物640实质上填充第一凹陷510(图5)(其对应于图2所示的凹陷区域202)。
如图所示，第二内间隔物640包括从内间隔物640的中间顶表面朝向剩余的牺牲纳米片112向外延伸的突出区域612。突出区域612提供T形内间隔物，该T形内间隔物以这样的方式形成，即，突出区域612和沟道纳米片120之间的间隔小于随后形成的氮化物层(例如，图10A中所示的内氮化物层1010)的厚度的两倍。所得到的第二内间隔物640的不对称形状可以夹断在半导体结构100的第一侧或源极侧上随后形成的氮化物层，如将在下面详细描述的。
在示例性实施例中，第二内间隔物640的厚度可以在约5nm到约10nm之间变化，并且包括在其间的各种数值，然而小于5nm和大于10nm的厚度也是可接受的。第二内间隔物640的突出区域612的厚度可以在约2nm到约5nm之间变化，然而小于2nm和大于5nm的厚度也是可接受的。
现在参考图7，示出了根据本公开的实施例的在形成源极区720和漏极区722之后的半导体结构100的截面图。
在该制造工艺的步骤中，使用外延层生长工艺在沟道纳米片120的暴露的端部上形成源极区720和漏极区722。可应用原位掺杂(in-situ doping,ISD)或异位掺杂(ex-situdoping)以掺杂源极区域720及漏极区域722，从而产生半导体装置的必要结。实际上，所有的半导体晶体管都基于结的形成。根据所施加的偏置，结能够阻挡电流和允许电流流动。结通常通过将具有相反极性的两个半导体区域放置成彼此接触而形成。最常见的结是p-n结，其由富空穴的p型硅片和富电子的n型硅片之间的接触构成。通过将不同类型的掺杂剂注入到器件的选定区域以形成必要的结，来形成N型和P型FET。N型器件可以通过注入砷(As)或磷(P)来形成，而P型器件可以通过注入硼(B)来形成。
可以理解，半导体结构100的第一侧对应于源极区720所位于的一侧(即，源极侧)。类似地，半导体结构100的第二侧(与第一侧相对)对应于漏极区722所位于的侧(即，漏极侧)。
在形成源极区域720和漏极区域722之后，形成层间电介质(ILD)层730以填充栅极结构和半导体结构100内的其它现有器件之间的空隙。ILD层730可以通过例如电介质材料的CVD形成。形成ILD层730的电介质材料的非限制性实例可以包括氧化硅、氮化硅、氢化硅碳氧化物、硅基低k电介质、可流动氧化物、多孔电介质、或包括多孔有机电介质的有机电介质。在沉积ILD层730之后，在半导体结构100上进行CMP工艺以暴露伪栅极130的顶表面，如图中所示。
现在参考图8，示出了根据本公开的实施例的在去除伪栅极130和牺牲纳米片110、114之后的半导体结构100的截面图。
可以通过已知的蚀刻工艺去除伪栅极130和(SiGe)牺牲纳米片110、114，所述蚀刻工艺包括例如RIE或化学氧化物去除(COR)。在栅极在后制造过程中，如本领域所知的，去除的伪栅极130之后被金属栅极(未示出)代替。应当注意，相对于保留在半导体结构100的第二侧上的第一内间隔物320选择性地去除伪栅极130和牺牲纳米片110、114。
现在参考图9，示出了根据本公开的实施例的在去除第一内间隔物320的剩余部分之后的半导体结构100的截面图。在该实施例中，可以使用诸如RIE或湿法蚀刻的已知蚀刻工艺从半导体结构100的第二侧或漏极侧去除第一内间隔物320的剩余部分。在去除伪栅极130(图7)、牺牲纳米片110、114(图7)和第一内间隔物320(图8)之后，在半导体结构100中形成第二凹陷910。
在从半导体结构100的漏极侧去除第一内间隔物320(图8)的剩余部分之后，在半导体结构100中可以可视地理解第二内间隔物640的不对称配置。如图所示，在半导体结构100的第一(源极)侧上的第二内间隔物640包括朝向第二凹陷910延伸的突出区域612，而在半导体结构100的第二(漏极)侧上的第二内间隔物640不具有突出区域612。如上所述，半导体结构100的源极侧上的突出区域612提供能够夹断随后形成的氮化物层的T形内间隔物配置，如将在下面详细描述的。
现在参考图10A-10B，示出了根据本公开的实施例的在沉积栅极堆叠和金属填充之后的半导体结构100的截面图。如本领域技术人员所知，在替换金属栅极或栅极在后制造工艺中，用相应的n型或p型金属栅极堆叠替换伪栅极130(图7)。
根据一实施例，图10A示出了在沉积适用于n型场效应晶体管(NFET)器件的栅极电介质和功函数金属之后的半导体结构100。为了便于图示说明，在图中没有示出栅极电介质。在该实施例中，由位于内氮化物层1010和外氮化物层1030之间的掺杂的过渡金属层1020形成的三层栅极金属堆叠被共形地连续沉积在第二凹陷910(图9)内。
内氮化物层1010可以使用任何合适的沉积工艺共形地形成在第二凹陷910(图9)内。在一些实施例中，使用ALD共形地沉积内氮化物层1010。在一些实施例中，内氮化物层1010包括氮化钛(TiN)。内氮化物层1010的厚度可以在大约1nm到大约2nm之间变化。
掺杂的过渡金属层1020形成在内氮化物层1010上。在一些实施例中，使用ALD沉积掺杂过渡金属层1020。在一些实施方案中，掺杂的过渡金属层1020包括铝掺杂的过渡金属碳化物。在一些实施例中，使用具有含过渡金属的前体和含碳化铝的前体的交替脉冲的混合ALD/CVD工艺来形成掺杂的过渡金属层1020。在本实施例中，掺杂的过渡金属层1020由例如铝掺杂的碳化钛(TiAlC)制成。掺杂的过渡金属层1020的厚度可以在约3nm到约5nm之间变化。
如本领域技术人员所知，含铝(Al)金属的存在可以降低器件阈值电压。通过形成T形第二内间隔物640，内氮化物层1010在半导体结构100的源极侧上被夹断，从而防止了来自掺杂的过渡金属层1020的含铝金属的沉积。因此，图10A中所示的内间隔物-栅极金属堆叠配置提供具有不对称功函数金属分布的横向不对称沟道(LAC)结构，其导致阈值电压在半导体结构100的第一侧或源极侧上较高。这可以改善器件短沟道性能而无需附加的金属图案化。
外氮化物层1030可以以与内氮化物层1010类似的方式共形地形成在掺杂的过渡金属层1020上。在一些实施例中，使用ALD共形地沉积外氮化物层1030。在一些实施例中，外氮化物层206包括氮化钛(TiN)。外氮化物层1010的厚度可以在大约1nm到大约2nm之间变化。
在一些实施例中，栅极电介质(未示出)形成在沟道纳米片120和内氮化物层1010之间。栅极电介质可以由例如氧化硅、氮化硅、氧氮化硅、氮化硼、高k材料或这些材料的任意组合制成。高k材料的实例包括但不限于金属氧化物，例如氧化铪、氧化铪硅、铪硅氧氮化物、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧氮化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。高k材料可进一步包括诸如镧和铝的掺杂剂。在一些实施例中，栅极电介质可具有从约1nm变化到约3nm的厚度。
根据另一实施例，图10B示出了在沉积适用于p型场效应晶体管(PFET)器件的功函数金属之后的半导体结构100。在该实施例中，氮化物层1012共形地沉积在第二凹陷910(图9)内。氮化物层1012可以使用任何合适的沉积工艺共形地形成在凹陷910(图9)内。在一些实施例中，使用ALD共形地沉积氮化物层1012。在一些实施例中，氮化物层1012包括氮化钛(TiN)。氮化物层1012的厚度可在约3nm到约5nm之间变化。如上面参照图10A所提到的，可以在沟道纳米片120和氮化物层1012之间形成栅极电介质(未示出)。
在半导体结构100是PFET器件的实施例中，在栅极金属堆叠中不包括含铝(Al)金属。因此，在这些实施例中，不对称的阈值电压分布是由半导体结构100的源极侧与漏极侧之间的有效金属厚度的差异所引起。换句话说，半导体结构100的源极侧上的(金属)氮化物层1012的有效厚度小于半导体结构100的漏极侧上的氮化物层1012的有效厚度。半导体结构100的源极侧上的有效金属厚度的减小是由第二内间隔物640的突出区域612引起的。
因此，在半导体结构100为PFET器件的实施例中，可以实现具有非对称功函数金属分布和(第一)源极侧上的较高阈值电压的横向非对称沟道(LAC)结构。类似于上面图10A中描述的NFET器件，可以在没有附加的金属图案化的情况下改善器件短沟道性能。
继续参考图10A-10B，如本领域技术人员所知，在第二凹陷910(图9)内沉积相应的(p型或n型)功函数金属之后，在半导体结构100中在最上面的氮化物层之上沉积导电栅极层1040，如图所示。导电栅极层1040可以是金属(例如，钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、铪(Hf)、锆(Zr)、钴(Co)、镍(Ni)、铜(Cu)、铝(Al)、铂(Pt)、锡(Sn)、银(Ag)、金(Au)、导电的金属化合物材料(例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)、硅化钨(WSi)、氮化钨(WN)、氧化钌(RuO2)、硅化钴(CoSi)、硅化镍(NiSi))、过渡金属铝化物(例如，Ti3Al、ZrAl)、TaC、TaMgC、或这些材料的任何合适的组合。在多种实施例中，导电栅极层1040还可以包括在沉积期间或之后并入的掺杂剂。任何已知的沉积工艺可以用于形成导电栅极层1040。通常在导电栅极层1040的沉积之后对半导体结构100进行平坦化工艺，诸如CMP。
最后，所提出的实施例允许形成在源极区和漏极区之间具有不对称阈值电压廓形的半导体结构，这可以改善器件性能并且使得纳米片技术能够进一步缩小尺度。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (25)

1.一种半导体结构，包括：
位于半导体衬底上的沟道纳米片之间的内间隔物，所述内间隔物的第一部分位于半导体结构的第一侧上，所述内间隔物的第二部分位于与第一侧相对的第二侧上，所述内间隔物的在第一侧上的第一部分包括从所述内间隔物的第一部分的中间顶表面向外延伸的突出区域；以及
金属栅极堆叠，其与所述内间隔物直接接触，所述内间隔物的所述第一部分包含夹断所述金属栅极堆叠以用于增加所述第一侧上的阈值电压的所述突出区域。
2.根据权利要求1所述的半导体结构，还包括：
源极区，位于所述第一侧上并沿着所述沟道纳米片的侧壁，所述源极区通过所述内间隔物的所述第一部分与所述金属栅极堆叠分离；以及
漏极区，位于所述第二侧上并且沿着所述沟道纳米片的相对侧壁，所述漏极区通过所述第二侧上的所述内间隔物的所述第二部分与所述金属栅极堆叠分离。
3.根据权利要求1所述的半导体结构，其中，所述突出区域提供T形内间隔物，所述突出区域和所述沟道纳米片之间的间隔小于所述金属栅极堆叠中的内氮化物层的厚度的两倍。
4.根据权利要求1所述的半导体结构，还包括在所述金属栅极堆叠上方的与偏移间隔物相邻的金属栅极。
5.根据权利要求3所述的半导体结构，其中所述半导体结构包括NFET器件，并且所述金属栅极堆叠包括三层栅极金属堆叠，所述三层栅极金属堆叠由位于所述内氮化物层与外氮化物层之间的掺杂的过渡金属层形成，所述掺杂的过渡层包括铝掺杂的过渡金属碳化物。
6.根据权利要求5所述的半导体结构，其中所述突出区域夹断所述内氮化物层，从而防止所述掺杂的过渡金属层沉积在所述第一侧上，以增加所述阈值电压。
7.根据权利要求3所述的半导体结构，其中所述半导体结构包括PFET器件，并且所述金属栅极堆叠包括所述内氮化物层。
8.根据权利要求7所述的半导体结构，其中所述突出区域夹断所述内氮化物层，从而减小所述内氮化物层在所述第一侧上的有效金属厚度，以增加阈值电压。
9.根据权利要求1所述的半导体结构，其中，所述沟道纳米片包括硅，并且所述内间隔物包括下列中的至少一种：SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN和SiOxNy。
10.一种半导体结构，包括：
在半导体衬底上的隔离区上方的多个沟道纳米片；
在所述多个沟道纳米片中的每个沟道纳米片之间的内间隔物，所述内间隔物的第一部分位于所述半导体结构的第一侧上，并且所述内间隔物的第二部分位于与所述第一侧相对的第二侧上，所述内间隔物的在所述第一侧上的所述第一部分包括从所述内间隔物的所述第一部分的中间顶表面向外延伸的突出区域；以及
金属栅极堆叠，其通过所述内间隔物的所述第一部分与位于所述第一侧上并且沿着所述多个沟道纳米片的侧壁的源极区分离，所述金属栅极堆叠通过所述内间隔物的所述第二部分与位于所述第二侧上并且沿着所述多个沟道纳米片的相对侧壁的漏极区分离，所述内间隔物的所述第一部分的所述突出区域夹断所述金属栅极堆叠以用于增加所述第一侧上的阈值电压。
11.根据权利要求10所述的半导体结构，其中，所述突出区域提供T形内间隔物，所述突出区域和所述沟道纳米片之间的间隔小于所述金属栅极堆叠中的内氮化物层的厚度的两倍。
12.根据权利要求10所述的半导体结构，还包括在所述金属栅极堆叠上方的与偏移间隔物相邻的金属栅极。
13.根据权利要求11所述的半导体结构，其中所述半导体结构包括NFET器件，并且所述金属栅极堆叠包括三层栅极金属堆叠，所述三层栅极金属堆叠由位于所述内氮化物层与外氮化物层之间的掺杂的过渡金属层形成，所述掺杂的过渡层包括铝掺杂的过渡金属碳化物。
14.根据权利要求13所述的半导体结构，其中所述突出区域夹断所述内氮化物层，从而防止所述掺杂的过渡金属层沉积在所述第一侧上的沉积，以增加所述阈值电压。
15.根据权利要求11所述的半导体结构，其中所述半导体结构包括PFET器件，并且所述金属栅极堆叠包括所述内氮化物层。
16.根据权利要求15所述的半导体结构，其中所述突出区域夹断所述内氮化物层，从而减小所述内氮化物层在所述第一侧上的有效金属厚度，以增加所述阈值电压。
17.根据权利要求10所述的半导体结构，其中，所述多个沟道纳米片包括硅，并且所述内间隔物包括下列中的至少一种：SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN和SiOxNy。
18.一种形成半导体结构的方法，包括：
在半导体衬底上形成纳米片堆叠，伪栅极位于纳米片堆叠上方与偏移间隔物相邻，所述纳米片堆叠包括牺牲纳米片和沟道纳米片的交替序列，所述牺牲纳米片包括位于第一纳米片和第三纳米片之间的第二纳米片，所述第一纳米片和第三纳米片具有第一锗浓度，所述第一锗浓度低于第二纳米片的第二锗浓度；以及
选择性地蚀刻所述牺牲纳米片，较低的第一锗浓度导致所述第一纳米片和第三纳米片比所述第二纳米片被蚀刻得慢，使得在纳所述米片堆叠的相对侧上产生凹陷区域，所述凹陷区域具有朝向所述牺牲纳米片的剩余的第二纳米片变窄的形状。
19.根据权利要求18所述的方法，还包括：
在所述牺牲纳米片的相对侧上形成第一内间隔物，所述第一内间隔物基本上填充所述凹陷区域；
选择性地去除位于所述半导体结构的第一侧上的所述第一内间隔物的第一部分以形成第一凹陷，所述第一内间隔物的第二部分保留在所述半导体结构的与第二侧相对的第二侧上；以及
在所述牺牲纳米片的相对侧上形成第二内间隔物，并且所述第二内间隔物与所述沟道纳米片直接接触，所述第二内间隔物的第一部分基本上填充所述第一侧上的第一凹陷，所述第一侧上的所述第二内间隔物的第一部分具有从所述第二内间隔物的第一部分的中间顶表面朝向牺所述牲纳米片的剩余的第二层延伸的突出区域。
20.根据权利要求19所述的方法，还包括：
在所述第一侧上沿所述沟道纳米片和所述第二内间隔物的侧壁形成源极区，在所述第二侧上沿所述沟道纳米片和所述第二内间隔物的相对侧壁形成漏极区。
21.根据权利要求20所述的方法，还包括：
去除所述伪栅和牺牲纳米片；
从所述第二侧去除所述第一内间隔物的剩余部分，其中，去除所述伪栅极、所述牺牲纳米片和所述第一内间隔物的剩余部分产生第二凹陷；以及
在所述第二凹陷内共形地沉积栅极电介质和功函数金属，所述第二内间隔物的所述突出区域夹断所述功函数金属的位于所述第一侧上的部分以生成增加所述第一侧上的阈值电压的不对称功函数金属分布。
22.根据权利要求21所述的方法，还包括：
在所述第二侧上形成保护性有机平坦化层；
从所述第一侧去除所述第一内间隔物；以及
从所述第二侧去除所述保护性有机平坦化层。
23.根据权利要求18所述的方法，其中，所述沟道纳米片包括硅，并且所述第一纳米片、第二纳米片和第三纳米片包括硅锗，其中，所述第一纳米片和第三纳米片的第一锗浓度包括25％的锗，并且所述第二纳米片的第二锗浓度包括35％的锗。
24.根据权利要求19所述的方法，其中所述第二内间隔物包括下列中的至少一种：SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN和SiOxNy。
25.根据权利要求21所述的方法，其中，所述突出区域提供T形内间隔物，所述突出区域和所述沟道纳米片之间的间隔小于所述功函数金属中的氮化物层的厚度的两倍。
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