CN104051270B - 形成半导体结构的方法和半导体器件 - Google Patents

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Abstract

本发明提供一种形成半导体结构的方法和半导体器件，该方法可以包括在其上具有硬掩模层的在第一方向上延伸的硅鳍上形成光刻掩模。利用光刻掩模，在硅鳍中穿过硬掩模层可以形成沟槽，沟槽在第二方向上延伸以将硅鳍分离成在第一方向上端部对端部地延伸的第一和第二鳍结构。相对于沟槽的由第一和第二鳍结构限定的下部，可以将沟槽的由硬掩模层形成的部分加宽。

Description

形成半导体结构的方法和半导体器件
技术领域
本发明构思涉及半导体器件的制造方法和使用该方法制造的半导体器件。
背景技术
已经提出了多栅极晶体管结构，其包括形成在基板上的鳍形硅体以及形成在该硅体的表面上的栅极。
由于多栅极晶体管采用三维沟道，所以可以更容易地实现按比例缩放。另外，可以改善电流控制而没有增大栅极长度。此外，可以更有效地抑制短沟道效应（其中沟道区的电势可受到漏极电压的影响）。
发明内容
根据本发明构思的实施方式可以提供利用硬掩模层形成半导体器件的方法。按照这些实施方式，一种形成半导体结构的方法可以包括在其上具有硬掩模层的在第一方向上延伸的硅鳍上形成光刻掩模。利用光刻掩模，在硅鳍中穿过硬掩模层可以形成沟槽，其中沟槽在第二方向上延伸以将硅鳍分离成在第一方向上端部对端部地延伸的第一和第二鳍结构。相对于沟槽的由第一和第二鳍结构限定的下部，沟槽的由硬掩模层形成的部分可以被加宽。
在根据本发明构思的一些实施方式中，在形成光刻掩模之前，可以形成硅鳍、邻近于硅鳍形成下部场绝缘层以及在硅鳍上和在下部场绝缘层上形成硬掩模层。在根据本发明构思的一些实施方式中，下部场绝缘层和硬掩模层可以包括相对于彼此具有蚀刻选择性的相应材料。
在根据本发明构思的一些实施方式中，形成穿过硬掩模层的沟槽可以包括蚀刻穿过硬掩模层以暴露被沟槽分离的第一和第二鳍结构的端部，加宽沟槽的部分可以包括加宽沟槽的在暴露的端部上方的部分以暴露第一和第二鳍结构的端部拐角。在根据本发明构思的一些实施方式中，加宽沟槽的部分可以包括各向同性蚀刻沟槽中的硬掩模层。
在根据本发明构思的一些实施方式中，各向同性蚀刻沟槽中的硬掩模层可以包括将硬掩模层的侧壁在相反方向上凹进相等的量以加宽沟槽的部分。在根据本发明构思的一些实施方式中，该方法可以还包括沉积上部场绝缘材料到穿过硬掩模层的沟槽中以覆盖第一和第二鳍结构的端部拐角并且与第一和第二鳍结构的端部拐角共形。
在根据本发明构思的一些实施方式中，该方法可以还包括从第一和第二鳍结构去除硬掩模层以暴露下部场绝缘层的上表面。下部场绝缘层和上部场绝缘材料的上表面可以被蚀刻以减小其各自的厚度，使得上部场绝缘材料保持与第一和第二鳍结构的端部拐角共形。导电层可以形成在上部场绝缘材料的上表面上。
在根据本发明构思的一些实施方式中，蚀刻上表面可以包括蚀刻相等量的下部场绝缘层和上部场绝缘材料，使得上部场绝缘材料的上表面保持覆盖第一和第二鳍结构的最上表面。在根据本发明构思的一些实施方式中，蚀刻上表面可以包括蚀刻下部场绝缘层和上部场绝缘材料以减小其各自的厚度，使得上部场绝缘材料的上表面暴露第一和第二鳍结构的最上表面。
在根据本发明构思的一些实施方式中，一种形成半导体结构的方法可以通过以下提供：形成场绝缘层，该场绝缘层包括从沟槽突出以与分离的第一和第二鳍的端部拐角共形的突出部分，以形成与分离的第一和第二鳍结构的端部拐角交叠的缩进结构。鳍型FET可以形成在第一鳍结构上，导电层可以形成为从突出部分的最上表面延伸以横过第一和第二鳍结构之间的突出部分。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括彼此直接相邻并且被沟槽分离的第一和第二鳍结构，其中第一和第二鳍结构包括形成沟槽的开口的相应的第一和第二端部拐角。场绝缘层可以包括从沟槽突出以与第一和第二鳍结构的端部拐角共形的突出部分，以形成与第一和第二鳍结构交叠的缩进结构。鳍型FET可以在第一鳍结构上，导电层可以从突出部分的最上表面延伸以横过第一和第二鳍结构之间的突出部分。源极/漏极区可以在第一鳍结构中。
附图说明
图1、4、7A、10、12、14、17和20是透视图，示出根据本发明构思的一些实施方式的形成半导体器件的方法，图7B是示出图7A中的多个鳍的透视图；
图2、5、8、15、18和21是沿着图1、4、7A、17和20的线A-A截取的截面图；
图3、6、9、11、13、16、19和22是沿着图1、4、7A、10、12、14、17和20的线B-B截取的截面图；
图23示出根据本发明构思的一些实施方式的形成的半导体器件的效果；
图24是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法；
图25是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法；
图26和27是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法；
图28是根据本发明构思的一些实施方式形成的半导体器件的截面图；
图29和30是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法；
图31至43是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法；
图44是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图；以及
图45和46示出其中可以包括根据本发明构思一些实施方式的半导体器件的示例性半导体系统。
具体实施方式
现将在下文中参照附图更加全面地描述本发明，在附图中示出了本发明的优选实施方式。然而，本发明可以以许多不同的形式实施，而不应解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开充分和完整，并且向本领域的技术人员充分地传达本发明的范围。说明书中相同的附图标记始终表示相同的部件。在附图中，为了清晰夸大了层和区域的厚度。
还将理解，当一层被称为在另一层或基板“上”时，它可以直接在其它层或基板上，或者也可以存在居间元件。相反，当一个元件被称为“直接”在另一元件“上”时，则没有居间元件存在。
在这里为了描述的方便，可以使用空间关系术语诸如“下面”、“下方”、“下部”、“上方”、“上部”等来描述一个元件或特征与另一（些）元件或特征如图中所示的关系。将理解，空间关系术语旨在涵盖除了在图中所绘的取向之外器件在使用或操作中的不同取向。例如，如果图中的器件被翻转，被描述为在其它元件或特征“下方”或“下面”的元件则应取向在其它元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方两个取向。器件也可以有其它取向（旋转90度或其它取向），并且相应地解释这里所使用的空间关系描述语。
在描述本发明的上下文中（尤其在权利要求的上下文中）术语“一”和“该”以及类似引用语的使用应解释为覆盖单数和复数形式二者，除非这里另外表明或者与上下文明显矛盾。术语“包括”、“具有”和“包含”应解释为开发式术语（即，表示“包括，但不限于“），除非另外表明。
除非另有定义，这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员通常理解的相同的含义。应注意，这里提供的任意和所有示例或者示例性术语的使用仅旨在更好地说明本发明，而不是限制本发明的范围，除非另外明确地说明。此外，除非另有定义，通用词典中定义的所所有术语不应被过度解释。
本发明将参照透视图、截面图和/或平面图来描述，其中示出了本发明的优选实施方式。因此，示例性视图的轮廓可以根据制造技术和/或容差而改变。也就是，本发明的实施方式不旨在限制本发明的范围，而是覆盖由于制造工艺的变化引起的所有变化和改变。因此，附图中示出的区域以示意性形式被示出，区域的形状以图示的方式简单呈现并且不作为限制。
在下文，参照图1至22描述根据本发明构思的一些实施方式的形成半导体器件的方法。
如图1至3所示，多个鳍F1a、F11a、F12a和F13a在第一方向X1上延伸并且可在第三方向Z1上突出。通过蚀刻基板101、蚀刻从基板101生长的外延层、或蚀刻使用不同于基板101的材料（例如，III族或V族材料）层叠的材料层可以形成鳍F1a、F11a、F12a和F13a。在图1至3中，四个鳍F1a、F11a、F12a和F13a在纵向方向（X1）上相互并排布置，但是本发明构思的方面不限于此。
鳍F1a、F11a、F12a和F13a具有长方体形状，但是本发明构思的方面不限于此。例如，鳍F1a、F11a、F12a和F13a可以被倒角。备选地，鳍F1a、F11a、F12a和F13a的拐角可以被圆化。由于鳍F1a、F11a、F12a和F13a在第一方向X1上伸展，因此它们可具有沿着第一方向X1形成的长边和沿着第二方向Y1形成的短边。即使鳍F1a、F11a、F12a和F13a的拐角被圆化，长边和短边也可以彼此不同。
参照图4至6，第二场绝缘层115a形成为围绕多个鳍F1a、F11a、F12a和F13a。硬掩模层118a形成在多个鳍F1a、F11a、F12a和F13a以及第二场绝缘层115a上。
这里，第二场绝缘层115a可以形成为围绕多个鳍F1a、F11a、F12a和F13a的侧壁并且暴露多个鳍F1a、F11a、F12a和F13a的顶表面。在图中，第二场绝缘层115a的顶表面低于多个鳍F1a、F11a、F12a和F13a的顶表面，但是本发明构思的方面不限于此。例如，第二场绝缘层115a的顶表面和多个鳍F1a、F11a、F12a和F13a的顶表面可以彼此平行。
如所示，第二场绝缘层115a可具有高度H3。
另外，第二场绝缘层115a和硬掩模层118a可以在蚀刻选择性上不同。例如，第二场绝缘层115a可包括氧化物层，硬掩模层118a可包括氮化物层，但是本发明构思的方面不限于此。
参考图7A至9，例如，光致抗蚀剂图案199（或者光刻掩模）形成在硬掩模层（图4的118a）上，多个鳍（图4的F1a、F11a、F12a和F13a）以及硬掩模层118a利用光致抗蚀剂图案199被蚀刻。
结果，多个鳍F1a、F11a、F12a和F13a以及硬掩模层118a在不同于第一方向X1的第二方向Y1上被图案化，由此形成沟槽T1和T2。因此，鳍被分离成各鳍结构，使得其端部分被暴露在沟槽T1和T2中。也就是说，各鳍结构在第一方向X1上端部对端部地延伸。
多个鳍（图4的F1a、F11a、F12a和F13a）被沟槽T1和T2分成位于中心的多个鳍F1至F13、位于左侧的多个鳍F2至F23以及位于右侧的多个鳍F3至F33。
这里，沟槽T1和T2暴露图案化的多个鳍F1至F13、F2至F23和F3至F33的侧表面以及图案化的硬掩模层118b的侧表面。
如图9所示，沟槽T1和T2的宽度可以是W1。也就是说，多个鳍F1至F13与多个鳍F2至F23之间的宽度可以是W1，通过沟槽T1、T2彼此分离的硬掩模层118b之间的宽度也可以是W1。
参考图10和11，光致抗蚀剂图案（图7A的199）被去除。硬掩模层（图7A的118b）的侧表面被蚀刻，由此暴露多个鳍F1至F13、F2至F23和F3至F33的顶表面的部分。
详细地，硬掩模层118b的侧表面的蚀刻可以通过各向同性蚀刻（例如，回蚀刻）来执行。在各向同性蚀刻中，不使用单独的掩模。各向同性蚀刻可以包括利用例如磷酸去除硬掩模层118b的部分。硬掩模层118b的顶表面的部分和硬掩模层118b的侧表面的部分通过蚀刻选择性差异被去除，但是第二场绝缘层115以及鳍F1至F13、F2至F23和F3至F33几乎没有被蚀刻。结果，沟槽T1和T2的宽度可以改变。例如，多个鳍F1至F13与多个鳍F2至F23之间的宽度可以保持在W1，彼此分离的硬掩模层118之间的宽度可以是大于W1的W2。
由于采用了各向同性蚀刻，因此硬掩模层118b的朝向鳍F1被蚀刻的量和硬掩模层118b的朝向鳍F2被蚀刻的量实质上彼此相等。也就是说，朝向鳍F1增加的距离r1和朝向鳍F2增加的距离r2彼此相等。也就是说，硬掩模层118之间的距离，即，W2可以等于W1+r1+r2，r1和r2可以彼此相等。因此，硬掩模层118b的蚀刻可以暴露沟槽T1和T2中暴露的分离的鳍结构的端部拐角。
参考图12和13，第一场绝缘层111形成为填充沟槽T1和T2，并且覆盖鳍F1至F13、F2至F23和F3至F33的暴露的端部拐角以及与鳍F1至F13、F2至F23和F3至F33的暴露的端部拐角共形。
详细地，形成了充分填充沟槽T1和T2以及硬掩模层118的绝缘层，然后通过例如化学机械抛光（CMP）完成第一场绝缘层111。如所示，第一场绝缘层111的顶表面和硬掩模层118的顶表面可以在彼此相同的水平上（或并排布置）。
因此，第一场绝缘层111可包括鳍（例如，F1和F2）之间的第一区111a和相对于鳍（例如，F1和F2）突出的第二区111b。第二区111b的宽度W2可以大于第一区111a的宽度W1。另外，第二区111b可具有高度H1。也就是说，第一场绝缘层111可以是T形，从而具有缩进结构（tuck structure）。
第一场绝缘层111可以是氧化物层。另外，第一场绝缘层111可以由与第二场绝缘层115相同的材料制成，但是本发明构思的方面不限于此。
如上所述，因为执行各向同性蚀刻，所以朝向第一鳍F1增加的凹进距离r1和朝向第二鳍F2增加的凹进距离r2彼此相等。因此，第一场绝缘层111的第二区111b与第一鳍F1的重叠长度和第二区111b与第二鳍F2的重叠长度可以彼此相等。
参考图14至16，硬掩模层118被去除。
参考图17至19，第一场绝缘层111和第二场绝缘层115的高度被减小。
详细地，当第一场绝缘层111和第二场绝缘层115的高度被减小时，可以不需要单独的掩模。
如上所述，第一场绝缘层111和第二场绝缘层115可以由相同的材料制成。因此，当第一场绝缘层111和第二场绝缘层115被蚀刻时，第一场绝缘层111的蚀刻量（即，减小的高度）和第二场绝缘层115的蚀刻量（即，减小的高度）可以实质上相同。因此，如图18所示，第二场绝缘层115的高度可以从H3（见图15）减小到H4。如图19所示，第一场绝缘层111的高度可以从H1（见图16）减小到H2。也就是说，第一场绝缘层111的顶表面可以高于鳍F1至F13、F2至F23和F3至F33的顶表面，第二场绝缘层115的顶表面可以低于鳍F1至F13、F2至F23和F3至F33的顶表面。
第一场绝缘层111的减小的高度和第二场绝缘层115的减小的高度可以根据需要而调节。
同时，第二场绝缘层115的部分115a可以位于第一场绝缘层111下面。由于第二场绝缘层115的部分115a被第一场绝缘层111覆盖，所以其与第二场绝缘层115的其它部分相比可以被更少地蚀刻。
参考图20至22，多个虚设栅极247_1和247_2形成在第一场绝缘层111上，多个有源栅极147_1至147_5形成为交叉多个鳍F1至F13、F2至F23和F3至F33。接着，形成源极/漏极161a和162a，由此完成半导体器件1。
详细地，多个有源栅极147_1147_5可以形成在相应于多个有源栅极147_1至147_5的鳍F1至F13、F2至F23和F3至F33上以交叉相应的鳍F1至F13、F2至F23和F3至F33。例如，第一至第三有源栅极147_1、147_2和147_3可以形成在鳍F1至F13上，第四有源栅极147_4可以形成在鳍F2至F23上，第五有源栅极147_5可以形成在鳍F3至F33上。有源栅极147_1至147_5可在第二方向Y1上延伸。
多个虚设栅极247_1和247_2可以形成在相应的第一场绝缘层111上。例如，第一虚设栅极247_1可以形成在图20的左侧所示的第一场绝缘层111上，第二虚设栅极247_2可以形成在图20的右侧所示的第一场绝缘层111上。具体地，虚设栅极247_1和247_2可以逐个形成在相应的第一场绝缘层111上。由于逐个形成虚设栅极247_1和247_2，而不是形成两个或更多虚设栅极247_1和247_2，因此布局尺寸可以减小。
参考图21和22，每个有源栅极（例如，147_1）可包括金属层MG1和MG2。如图21和22所示，有源栅极147_1可以配置使得两个金属层MG1和MG2层叠。第一金属层MG1可控制功函数，第二金属层MG2可填充由第一金属层MG1形成的空间。例如，第一金属层MG1可包括TiN、TaN、TiC和TaC中的至少一个。另外，第二金属层MG2可包括W或Al。有源栅极147_1可以通过例如置换工艺或后栅工艺形成，但是本发明构思的方面不限于此。
有源栅极147_1的栅绝缘层145可以形成在鳍F1至F13与有源栅极147_1之间。如图21所示，栅绝缘层145可以形成在鳍F1至F13的顶表面和侧表面上。栅绝缘层145可包括具有比硅氧化物层高的介电常数的高k材料。例如，栅绝缘层145可包括HfO2、ZrO2或Ta2O5。
源极/漏极161a可以形成在相邻的有源栅极147_1之间。
每个虚设栅极（例如，247_1）可具有类似于有源栅极147_1的构造。如所示，虚设栅极247_1可以配置使得两个金属层MG1和MG2层叠。例如，第一金属层MG1可控制功函数，第二金属层MG2可填充由第一金属层MG1形成的空间。虚设栅极247_1的栅绝缘层245可包括具有比硅氧化物层高的介电常数的高k材料。
源极/漏极162a可以形成在虚设栅极（例如，247_1）与有源栅极147_1之间。在一些实施方式中，虚设栅极可以包括导电层。
虚设栅极247_1和247_2的顶表面以及有源栅极147_1至147_5的顶表面可以在彼此相同的水平上（或并排布置）。虚设栅极247_1和247_2形成在第一场绝缘层111上，有源栅极147_1至147_5形成在相应的鳍F1至F13、F2至F23和F3至F33上。因此，虚设栅极247_1和247_2可以位于比有源栅极147_1至147_5高的位置。
参考图23描述在图1-22中示出的本发明构思的一些实施方式中的半导体器件的效果，根据图23，由于第一场绝缘层111的顶表面与鳍F1和F2的顶表面在彼此相同的水平上（或并排布置），或者第一场绝缘层111的顶表面高于鳍F1和F2的顶表面，因此虚设栅极247_1没有位于第一鳍F1与第二鳍F2之间的空间处。如所示，第一场绝缘层111的顶表面可相对于鳍F1和F2的顶表面突出H2。
因此，在虚设栅极247_1与第一鳍F1之间形成的寄生电容C1以及在虚设栅极247_1与第二鳍F2之间形成的寄生电容C2的数值小。另外，在虚设栅极247_1与第一鳍F1之间或者在虚设栅极247_1与第二鳍F2之间存在小接触面积。因此，漏电流的量可以是小的。
另外，第一场绝缘层111包括鳍（例如，F1和F2）之间的第一区111a和相对于鳍（例如，F1和F2）突出的第二区111b。第二区111b的宽度W2可以大于第一区111a的宽度W1。即，虚设栅极247_1可以形成在宽的区域中。因此，虚设栅极247_1和第一场绝缘层111可以良好地对准，虚设栅极247_1不可能形成在除了第一场绝缘层111之外的区域中。
另外，如所示，虚设栅极247_1的宽度W1可以小于第二区111b的宽度W2。在此情况下，由于第二区111b的宽度W2充分大于虚设栅极247_1的宽度W1，所以可以提供未对准余量。
图24是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法。
参考图24，凹槽125可以形成在多个有源栅极147_1至147_5之间以及有源栅极147_1至147_5与虚设栅极247_1和247_2之间的鳍F1至F13、F2至F23和F3至F33中。
第一源极/漏极161和第二源极/漏极162形成在凹槽125中。第一源极/漏极161和第二源极/漏极162的每个可包括外延层。也就是说，第一源极/漏极161和第二源极/漏极162可以通过外延生长形成。另外，源极/漏极161和162可以是相对于鳍F1至F13、F2至F23和F3至F33突出的升高的源极/漏极。
具体地，如所示，第一源极/漏极161的顶表面和第二源极/漏极162的顶表面可以在彼此相同的水平上（或者并排布置）。也就是说，因为第一源极/漏极161和第二源极/漏极162在相同的处理条件下形成，所以第二源极/漏极162可以以与第一源极/漏极161相同的速率生长。第一有源栅极147_1和第二有源栅极147_2设置在第一源极/漏极161的两侧，虚设栅极247_1和第一有源栅极147_1设置在第二源极/漏极162的两侧。因此，用于形成第一源极/漏极161和第二源极/漏极162的凹槽125在相同的处理条件形成，即，在相同的外延生长的处理条件下形成。因此，第二源极/漏极162可以以与第一源极/漏极161实质上相同的速率生长。
在图24所示的结构是PMOS晶体管的情况下，源极/漏极161和162可以包括压应力材料。例如，压应力材料可以是具有比硅（Si）大的晶格常数的材料，例如，SiGe。压应力材料可以通过施加压应力到鳍（例如，F1或F2）来提高沟道区的载流子（空穴）的迁移率。
然而，在NMOS晶体管的情况下，源极/漏极161和162可以包括与基板101相同的材料或者拉应力材料。例如，当基板101包括Si时，源极/漏极161和162可以包括Si或具有比Si小的晶格常数的材料（例如，SiC）。拉应力材料可以通过施加拉应力到鳍（例如，F1或F2）来提高沟道区的载流子（电子）的迁移率。
图25是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法。
参考图25，第一场绝缘层111可以包括鳍（例如，F1和F2）之间的第一区111a和相对于鳍（例如，F1和F2）突出的第二区111b。第二区111b的顶表面可以在与源极/漏极161和162的顶表面相同的水平上，或可以向上突出超过源极/漏极161和162的顶表面。
图26和27是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法。将理解，可以执行图26和27中进行的操作，而不是图17至19所示的操作。图28是在本发明构思的一些实施方式中的半导体器件的截面图。
参考图26至27，第一场绝缘层111和第二场绝缘层115的高度减小。第一场绝缘层111的顶表面可以被控制为低于鳍F1至F13、F2至F23和F3至F33的顶表面。
如上所述，由于第二场绝缘层115的部分115a被第一场绝缘层111覆盖（见图17），所以其与第二场绝缘层115的其它部分相比可以被更少地蚀刻。
参考图28，多个虚设栅极（例如，247_1）形成在相应的第一场绝缘层111上。由于第一场绝缘层111的顶表面低于鳍F1至F13、F2至F23和F3至F33的顶表面，所以虚设栅极（例如，247_1）可以位于第一场绝缘层111上，间隔物251可以形成在鳍F1和F2上。
图29和30是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法。将理解，可以执行图29所示的操作，而不是图9所示的操作.
参考图29，不同于上文所述的硬掩模层（图9的118b）是单层（即，氮化物层），硬掩模层118b和119可以是多层。硬掩模层118b和119可以包括氮化物层118b和氧化物层119的叠层。如图29所示，氧化物层119可以位于氮化物层118b上。
多个鳍（图4的F1a、F11a、F12a和F13a）以及硬掩模层118b和119在不同于第一方向X1的第二方向Y1上被图案化，由此形成沟槽（例如，T1）。
如图29所示，沟槽（例如，T1）可具有宽度W1。也就是说，多个鳍（例如，F1至F13）与多个鳍（例如，F2至F23）之间的宽度可以是W1，彼此分离的硬掩模层118b和119之间的宽度也可以是W1。
参考图30，硬掩模层118b和119的侧表面被蚀刻，由此暴露鳍F1至F13、F2至F23和F3至F33的顶表面的部分。如上所述，硬掩模层118b和119的侧表面可以通过各向同性蚀刻而被蚀刻。硬掩模层118b和119的部分可以利用例如磷酸被去除。氮化物层118b的侧表面的部分通过对于磷酸的蚀刻选择性上的差异而被去除。然而，氧化物层119和鳍F1至F13、F2至F23和F3至F33几乎不被蚀刻。
由于氧化物层119位于氮化物层118b上，所以氮化物层118的高度甚至通过执行各向同性蚀刻也没有减小。
另外，沟槽T1和T2的宽度可以改变。例如，多个鳍F1至F13与多个鳍F2至F23之间的宽度可以保持在W1，彼此分离的氮化物层118之间的宽度可以是大于W1的W2。
由于采用了各向同性蚀刻，因此硬掩模层118b的朝向鳍F1被去除的量和硬掩模层118b的朝向鳍F2被去除的量实质上彼此相等。也就是说，朝向鳍F1增加的凹进距离r1和朝向鳍F2增加的凹进距离r2彼此相等。也就是说，硬掩模层118之间的距离，即，W2可以等于W1+r1+r2，r1和r2可以彼此相等。
图31至43是截面图，示出根据本发明构思的一些实施方式的形成半导体器件的方法。将理解，可以执行图31至43所示的操作而不是图1至13所示的操作。
首先参照图31至33，多个鳍F1a、F11a、F12a和F13a在第一方向X1上延伸以彼此间隔开，多个硬掩模层218a和219形成在多个鳍F1a、F11a、F12a和F13a上。
这里，多个鳍F1a、F11a、F12a和F13a可以利用硬掩模层218a和219形成。也就是说，彼此间隔开并且在第一方向X1上延伸的多个硬掩模层218a和219可以形成在基板101上，多个鳍F1a、F11a、F12a和F13a可以利用多个硬掩模层218a和219形成在基板101中。
参考图34和35，第二场绝缘层215a形成为围绕多个鳍F1a、F11a、F12a和F13a。第二场绝缘层215a围绕多个鳍F1a、F11a、F12a和F13a的侧壁和硬掩模层218a及219的侧壁。第二场绝缘层215a的顶表面以及硬掩模层218a和219的顶表面可以在彼此相同的水平上（或并排）。
参照图36至38，例如，光致抗蚀剂图案199形成在硬掩模层218a和219上，多个鳍F1a、F11a、F12a和F13a以及硬掩模层218a和219利用光致抗蚀剂图案199被蚀刻。
结果，多个鳍F1a、F11a、F12a和F13a以及硬掩模层218a和219在不同于第一方向X1的第二方向Y1上被图案化，由此形成沟槽T1和T2。
这里，沟槽T1和T2暴露图案化的多个鳍F1至F13、F2至F23和F3至F33的侧表面以及图案化的硬掩模层218b和219的侧表面。
参照图39至41，光致抗蚀剂图案199被去除。然后，硬掩模层218b和219的侧表面被蚀刻，由此暴露鳍F1至F13、F2至F23和F3至F33的顶表面的部分。
图39是部分提取视图，示出沿着任意虚线P获得的沟槽299。
详细地，硬掩模层218b和219的侧表面的蚀刻可以通过各向同性蚀刻来执行。硬掩模层218b和219的部分可以利用例如磷酸被去除。氮化物层218b的侧表面的部分通过对于磷酸的蚀刻选择性上的差异而被去除。然而，氧化物层219、第二场绝缘层215以及鳍F1至F13、F2至F23和F3至F33被明显更少地蚀刻。结果，由于氮化物层218b的侧壁被蚀刻而氧化物层219的侧壁被明显更少地蚀刻，所以氮化物层218b凹进，由此形成沟槽299。
同时，由于采用了各向同性蚀刻，因此硬掩模层218b的朝向鳍F1被去除的量和硬掩模层218b的朝向鳍F2被去除的量实质上彼此相等。也就是说，朝向鳍F1增加的凹进距离r1和朝向鳍F2增加的凹进距离r2彼此相等。也就是说，硬掩模层218之间的距离，即，W2可以等于W1+r1+r2，r1和r2可以彼此相等。
参照图42和43，形成了第一场绝缘层111，第一场绝缘层111填充沟槽T1和T2并且覆盖鳍F1至F13、F2至F23和F3至F33的暴露的顶表面。第一场绝缘层111可以是氧化物层。另外，第一场绝缘层111可以由与第二场绝缘层215相同的材料制成，但是本发明构思的方面不限于此。
第一场绝缘层111可以包括鳍（例如，F1和F2）之间的第一区111a和硬掩模层218（即，氮化物层）之间的第二区111b。第二区111b的宽度W2可以大于第一区111a的宽度W1。
如上所述，因为执行各向同性蚀刻，所以朝向第一鳍F1增加的距离r1和朝向第二鳍F2增加的距离r2彼此相等。因此，第一场绝缘层111的第二区111b与第一鳍F1的重叠长度和第二区111b与第二鳍F2的重叠长度可以彼此相等。
图44是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图。
参考图44，电子系统1100可包括控制器1110、输入/输出器件（I/O）1120、存储器1130、接口1140和总线1150。控制器1110、I/O1120、存储器1130和/或接口1140可通过总线1150相互连接。总线1150对应于数据通过其移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器以及能够执行与这元件的功能相似的功能的逻辑元件中的至少一个。
I/O1120可包括键区、键盘和/或显示器等。存储器1130可以存储数据和/或编码。接口1140可执行传送数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线接口。例如，接口1140可包括天线或有线/无线收发器等。电子系统1100可还包括高速DRAM和/或SRAM，作为改善控制器1110的操作的操作存储器。根据本发明构思的实施方式的鳍型FET可以合并到存储器1130、或I/O1120、或其它部分中。
电子系统1100可以被用于个人数字助理（PDA）、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡以及能够在无线环境下发射和/或接收信息的任意类型的电子器件。
图45和46示出可以采用根据本发明构思的一些实施方式的半导体器件的示例性半导体系统。
图45示出其中根据本发明构思的实施方式的半导体器件应用于平板PC的示例，图46示出其中根据本发明构思的实施方式的半导体器件应用于笔记本计算机的示例。根据本发明构思的一些实施方式的至少一个半导体器件可被用于平板PC、笔记本计算机等。根据本发明构思的一些实施方式的半导体器件也可应用于在此没有示出的其它IC器件。
虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思，然而本领域的普通技术人员将理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的不同变化。因此，期望的是，本实施方式在所有方面被认为是说明性的而不是限制性的，参照权利要求书而不是上述描述来表示发明构思的范围。
本申请要求于2013年3月15日向韩国知识产权局提交的韩国专利申请No.10-2013-0028136的优先权，其内容通过引用整体结合于此。

Claims (27)

1.一种形成半导体结构的方法，包括：
在其上具有硬掩模层的在第一方向上延伸的硅鳍上形成光刻掩模；
利用所述光刻掩模，在所述硅鳍中形成穿过所述硬掩模层的沟槽，所述沟槽在第二方向上延伸以将所述硅鳍分离成在所述第一方向上端部对端部地延伸的第一和第二鳍结构；以及然后
相对于所述沟槽的由所述第一和第二鳍结构限定的下部，加宽所述沟槽的由所述硬掩模层形成的部分，
其中在形成光刻掩模之前：
形成所述硅鳍；
邻近于所述硅鳍形成下部场绝缘层；以及
在所述硅鳍上和在所述下部场绝缘层上形成所述硬掩模层。
2.如权利要求1所述的方法，其中所述下部场绝缘层和所述硬掩模层包括相对于彼此具有蚀刻选择性的相应材料。
3.如权利要求1所述的方法，其中：
形成穿过所述硬掩模层的沟槽包括：蚀刻穿过所述硬掩模层以暴露通过所述沟槽分离的所述第一和第二鳍结构的端部；以及
加宽所述沟槽的部分包括：加宽所述沟槽的在暴露的端部上方的部分以暴露所述第一和第二鳍结构的端部拐角。
4.如权利要求3所述的方法，其中加宽所述沟槽的部分包括：各向同性蚀刻所述沟槽中的所述硬掩模层。
5.如权利要求4所述的方法，其中各向同性蚀刻所述沟槽中的所述硬掩模层包括：将所述硬掩模层的侧壁在相反方向上凹进相等的量以加宽所述沟槽的部分。
6.如权利要求3所述的方法，还包括：
沉积上部场绝缘材料到穿过所述硬掩模层的所述沟槽中以覆盖所述第一和第二鳍结构的所述端部拐角并且与所述第一和第二鳍结构的所述端部拐角共形。
7.如权利要求6所述的方法，还包括：
从所述第一和第二鳍结构去除所述硬掩模层以暴露所述下部场绝缘层的上表面；
蚀刻所述下部场绝缘层的上表面和所述上部场绝缘材料的上表面以减小其各自的厚度，使得所述上部场绝缘材料保持与所述第一和第二鳍结构的所述端部拐角共形；以及
在所述上部场绝缘材料的所述上表面上形成导电层。
8.如权利要求7所述的方法，其中蚀刻所述上表面包括：蚀刻相等量的所述下部场绝缘层和所述上部场绝缘材料，使得所述上部场绝缘材料的所述上表面保持覆盖所述第一和第二鳍结构的最上表面。
9.如权利要求7所述的方法，其中蚀刻所述上表面包括：蚀刻所述下部场绝缘层和所述上部场绝缘材料以减小其各自的厚度，使得所述上部场绝缘材料的所述上表面暴露所述第一和第二鳍结构的最上表面。
10.如权利要求6所述的方法，还包括：
分别在所述第一和第二鳍结构中形成第一和第二外延源极/漏极区，其中所述第一和第二外延源极/漏极区的最上表面在所述上部场绝缘材料的最上表面上方。
11.如权利要求6所述的方法，还包括：
分别在所述第一和第二鳍结构中形成第一和第二外延源极/漏极区，其中所述第一和第二外延源极/漏极区的最上表面与所述上部场绝缘材料的最上表面共面。
12.如权利要求7所述的方法，其中形成导电层包括：形成后栅虚设栅极。
13.一种形成半导体结构的方法，包括：
在其上具有硬掩模层的在第一方向上延伸的硅鳍上形成光刻掩模；
利用所述光刻掩模，在所述硅鳍中形成穿过所述硬掩模层的沟槽，所述沟槽在第二方向上延伸以将所述硅鳍分离成在所述第一方向上端部对端部地延伸的第一和第二鳍结构；以及
相对于所述沟槽的由所述第一和第二鳍结构限定的下部，加宽所述沟槽的由所述硬掩模层形成的部分，
其中在形成光刻掩模之前：
形成硅层；
在所述硅层上形成硬掩模材料；以及
蚀刻所述硬掩模材料和所述硅层以形成其上具有所述硬掩模层的所述硅鳍。
14.如权利要求13所述的方法，其中：
形成穿过所述硬掩模层的沟槽包括：蚀刻穿过所述硬掩模层，以形成其中暴露所述硬掩模层的所述沟槽并且暴露通过所述沟槽分离的所述第一和第二鳍结构的端部；以及
加宽所述沟槽的部分包括：加宽所述沟槽的通过所述沟槽中暴露的硬掩模层提供的部分以暴露所述第一和第二鳍结构的端部拐角。
15.如权利要求13所述的方法，还包括：
在所述沟槽中与所述第一和第二鳍结构的端部拐角共形地沉积场绝缘材料。
16.如权利要求15所述的方法，还包括：
从所述第一和第二鳍结构去除所述硬掩模层以暴露所述场绝缘材料的上表面；以及
在所述场绝缘材料的上表面上形成导电层。
17.如权利要求13所述的方法，还包括：
在所述第一方向上邻近于所述硅鳍形成下部场绝缘层。
18.如权利要求14所述的方法，其中加宽所述沟槽的部分包括：各向同性蚀刻所述沟槽中的所述硬掩模层。
19.如权利要求18所述的方法，其中各向同性蚀刻所述沟槽中的所述硬掩模层包括：将所述硬掩模层的侧壁在相反方向上凹进相等的量以加宽所述沟槽的部分。
20.如权利要求15所述的方法，还包括：
分别在所述第一和第二鳍结构中形成第一和第二外延源极/漏极区，其中所述第一和第二外延源极/漏极区的最上表面在所述场绝缘材料的最上表面上方。
21.如权利要求15所述的方法，还包括：
分别在所述第一和第二鳍结构中形成第一和第二外延源极/漏极区，其中所述第一和第二外延源极/漏极区的最上表面与所述场绝缘材料的最上表面共面。
22.如权利要求16所述的方法，其中形成导电层包括：形成后栅虚设栅极。
23.一种形成半导体结构的方法，包括：
形成场绝缘层，所述场绝缘层包括从沟槽突出以与分离的第一和第二鳍结构的端部拐角共形的突出部分，以形成与所述分离的第一和第二鳍结构的所述端部拐角交叠的缩进结构；
在所述第一鳍结构上形成鳍型场效应晶体管；以及
形成从所述突出部分的最上表面延伸的导电层，以横过所述第一和第二鳍结构之间的所述突出部分。
24.如权利要求23所述的方法，其中形成导电层包括：形成后栅虚设栅极。
25.一种半导体器件，包括：
第一和第二鳍结构，彼此直接相邻并且被沟槽分离，其中所述第一和第二鳍结构包括形成所述沟槽的开口的相应的第一和第二端部拐角；
场绝缘层，包括从所述沟槽突出以与所述第一和第二鳍结构的所述端部拐角共形的突出部分，以形成与所述第一和第二鳍结构交叠的缩进结构；
鳍型场效应晶体管，在所述第一鳍结构上；
导电层，从所述突出部分的最上表面延伸，以横过所述第一和第二鳍结构之间的所述突出部分；以及
源极/漏极区，在所述第一鳍结构中。
26.如权利要求25所述的器件，还包括：
导电层侧壁间隔物，在所述导电层上，包括从所述缩进结构的最外边缘凹进的最外边缘。
27.如权利要求25所述的器件，其中所述源极/漏极区包括接触所述缩进结构的最外边缘的外延源极/漏极区。
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